JP2572735B2 - パターン発生器 - Google Patents

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、低容量でアクセス時間の短いメモリと、
大容量で最初のデータの確定時間の長いメモリを併用し
て高速パターンを発生するパターン発生器についてのも
のである。

（ｂ）従来技術と問題点 従来、ICなどを試験するためのパターンを発生させる
には、高速で低容量のメモリにパターンを収容したり、
高速で低容量のメモリに低速で大容量のメモリからパタ
ーンを書き込みなおしたりしている。

しかし、高速で低容量のメモリにパターンを収容する
方法は、メモリ自体が低容量であり、パターンを全て収
容するために大容量にすると価格が高くなる。また、高
速で低容量のメモリに低速で大容量のメモリからパター
ンを書き直す方法は、書き直し時間がかかるという問題
がある。

（ｃ）発明の目的 この発明は、低容量でアクセス時間の速いメモリと、
大容量で最初のデータ確定時間が長いメモリとを切り換
えて使用し、最初のアドレスを与えてからデータの出て
くるまでの時間を短くし、大容量でかつ高速なパターン
発生器の提供を目的とする。

（ｄ）発明の実施例 次に、この発明によるパターン発生器の原理図を第１
図に示す。第１図の１は高速低容量のメモリ、２は低速
大容量のメモリ、３はメモリ１の出力とメモリ２の出力
を切り換えるセレクタ、11はメモリ１を読み出すための
アドレス信号、12はメモリ２を読み出すためのアドレス
信号、13はセレクタ３を動作させるセレクタ信号であ
る。

第１図では、アドレス信号11でメモリ１を読み出し、
アドレス信号12でメモリ２を読み出す。第１図で、アド
レス信号11をメモリ１に入力するとともに、アドレス信
号12をメモリ２に入力すると、まず、メモリ１の出力を
セレクタ３から読み出し、メモリ２のデータが確定した
ところでセレクタ３をセレクタ信号13により切り換え、
メモリ１の出力に続けてメモリ２の出力をセレクタ３か
ら取り出す。以上の動作を繰り返して、大容量のデータ
を高速に読み出す。

つぎに、第１図の実施例の構成図を第２図に示す。第
２図の４はシフトレジスタである。第２図で、メモリ１
にはデータD0,D1,D5,D6……が収容されており、アドレ
ス信号11がメモリ１に加えられることにより順次出力さ
れる。メモリ２にはデータD2,D3,D4,D7,D8,D9……が収
容されており、アドレス信号12がメモリ２に加えられる
ことにより、まずデータD2〜D4がパラレルに出力され
る。

シフトレジスタ４はメモリ２のデータD2〜D4をパラレ
ルに入力し、ロード信号14でシリアルにセレクタ３に出
力する。この時、セレクタ３はセレクタ信号13でメモリ
１側の接続をシフトレジスタ４側に切り換えられてい
る。

第２図では、例として３段のシフトレジスタを使用し
た場合について説明しているので、メモリ２に収容され
ているデータが３つ単位になっているが、この数はシフ
トレジスタの段数に応じて変化する。

このように、セレクタ３からはメモリ１から読み出し
たデータD0,D1に続けてメモリ２から読みだしたデータD
2〜D4が出てくるので、データD0〜D4が連続して取り出
されることになる。データD4が出力されたところでセレ
クタ３を切り換えるとともにアドレス信号11およびアド
レス信号12をそれぞれメモリ１・２に入力し、上記の動
作を繰り返すことにより、メモリ１・２に収容されたデ
ータが連続して出力される。

次に、第２図のタイミング図を第３図に示す。第３図
アはアドレス信号11の波形図であり、第３図イはアドレ
ス信号12の波形図である。第３図ウはセレクタ信号13の
波形図であり、第３図エはロード信号14の波形図であ
る。

第３図オはメモリ１の読み出しデータであり、第３図
カはメモリ２の読み出しデータである。第３図キ〜ケは
シフトレジスタ４の出力であり、第３図コはセレクタ３
の出力である。

次に、第２図の動作を第３図を参照して説明する。ま
ず、第３図アでアドレス信号11の「０」がメモリ１に加
えられると同時に、第３図イでアドレス信号12の「０」
がメモリ２に加えられる。メモリ１は、第３図オに示す
ように、高速にデータD0を読み出し、次のアドレス信号
11の「１」のデータD1を読み出す。例えば、メモリ１の
読みだし時間は10ns程度である。

一方、メモリ２は、第３図カに示すように、時間Tdだ
け遅れてデータD2〜D4を読み出す。例えば、メモリ２の
読み出し時間Tdは100ns程度である。読み出されたデー
タD2〜D4はパラレルにシフトレジスタ４に格納される。

セレクタ３のセレクタ信号13は、第３図ウに示すよう
に、アドレス信号11・12がメモリ１・２にそれぞれ加え
られると、時間Teの間メモリ１側を選択し、時間Te経過
後アドレス12のアドレスが変化するまでメモリ２に切り
替わり、以後これを繰り返す。第３図エで、ロード信号
14は、第３図ウでセレクタ３がメモリ１からメモリ２に
切り替わる前にシフトレジスタ４に対し出力を指示す
る。第３図エでロードされたデータは、第３図キ〜ケに
示すように、シリアルにセレクタ３に出力される。

ここで、第３図カの遅延時間Tdよりもセレクタ信号13
の時間Teの方が長くなるようにセットしておけば、第３
図コのように、データD0〜D4は連続して読み出される。

続いて、アドレス信号11がアドレス「２」をメモリ１
に入力するとともにアドレス信号12がアドレス「１」を
メモリ２に入力して、データD5〜D9をデータD0〜D4に続
けて取り出し、以下、同様の動作を繰り返すことによ
り、連続してデータを取り出す。

（ｅ）発明の効果 この発明によれば、低容量でアクセス時間の速いメモ
リと、大容量で最初のデータ確定時間が長いメモリとを
切り換えて使用しているので、最初のアドレス信号を与
えてからデータが出てくるまでの時間を短くすることが
でき、大容量でかつ高速なパターンを発生することがで
きる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は第１
図の実施例の詳細構成図、第３図は第２図のタイミング
図である。 １……高速低容量のメモリ、２……低速大容量のメモ
リ、３……セレクタ、４……シフトレジスタ、11……ア
ドレス信号、12……アドレス信号、13……セレクタ信
号、14……ロード信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１のアドレス信号（11）を入力とする高
   速低容量の第１のメモリ（１）と、 第２のアドレス信号（12）を入力とする低速大容量の第
   ２のメモリ（２）と、 第２のメモリ（２）の出力をパラレルに入力し、シリア
   ルに出力するシフトレジスタ（４）と、 第１のメモリ（１）の出力とシフトレジスタ（４）の出
   力を入力とし、出力を切り換えるセレクタ（３）とを備
   え、 第１のアドレス信号（11）を第１のメモリ（１）に入力
   するとともに第２のアドレス信号（12）を第２のメモリ
   （２）に入力し、まず第１のメモリ（１）の出力をセレ
   クタ（３）から取り出し、第２のメモリ（２）のデータ
   が確定したらセレクタ信号（13）でセレクタ（３）を切
   り換え、第２のメモリ（２）のデータをシフトレジスタ
   （４）にパラレルに入力し、ロード信号（14）によりシ
   リアルに出力してメモリ（２）の出力をセレクタ（３）
   から取り出し、シフトレジスタ（４）のデータ出力が終
   了したらセレクタ（３）を再び切り換えるとともに第１
   のアドレス信号（11）および第２のアドレス信号（12）
   を第１のメモリ（１）および第２のメモリ（２）に入力
   し、第１のメモリ（１）の出力に続けて第２のメモリ
   （２）の出力をセレクタ（３）から取り出す処理を繰り
   返すことを特徴とするパターン発生器。