JPH02159811A - パターン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、低容量でアクセス時間の短いメモリと、大
容量で最初のデータの確定時間の長いメモリを併用する
ことにより、高速パターンを発生するようにしたパター
ン発生器についてのものである。

（ｂ）従来技術と問題点 従来技術は、低容量のメモリにパターンを収容したり、
低容量のメモリに大容量のメモリからパターンを書き込
み直したりして、パターンを発生させている。

低容量のメモリにパターンを収容する方法は、低容量で
あり、大容量にすると価格が高くなる。

低容量のメモリに大容量のメモリからパターンを書き込
み直す方法は、大容量であるが書き直し時間がかかる。

（Ｃ）発明の目的 この発明は、低容量でアクセス時間の速いメモリと、大
容量で最初のデータ確定時間が長いメモリとを切り換え
て使用し、最初のアドレスを与えてからデータの出てく
るまでの時間を短くし、大容量でかつ高速なパターンの
提供を目的とする。

（ｄ）発明の実施例 次に、この発明による実施例の構成図を第１図に示す。

第１図の１は高速低容量のメモリ、２は低速大容量のメ
モリ、３はメモリ１の出力とメモリ２の出力を切り換え
るセレクタ、１１はメモリ１を読み出すためのアドレス
信号、１２はメモリ２を読み出すためのアドレス信号、
１３はセレクタ３を動作させるセレクタ信号である。

第１図では、アドレス信号１１でメモリ１を読み出し、
アドレス信号１２でメモリ２を読み出す。

メモリ１の出力をセレクタ３から取り出すと、セレクタ
信号１３でセレクタ３を切り換え、メモリ１の出力に続
けてメモリ２の出力をセレクタ３から取り出す。

いいかえると、メモリｌのデータを高速に読み出してい
る間に、メモリ２のデータを読み出し、メモリ１のデー
タに続けてメモリ２のデータを読み出すようにし、大容
量のデータを高速に読み出せるようにするものである。

次に、第１図の実施例の詳細構成図を第２図に示す。

第２図の４はシフトレジスタである。

アドレス信号１１がメモリ１に加えられると、メモリ１
からデータＤ。、Ｄ、が出てくる。

この間にアドレス信号１２がメモリ２に加えられて、メ
モリ２からデータＤ２〜Ｄ４が出てくる。

データＤ２〜Ｄ４は、シフトレジスタ４に入り、ロード
信号１４で高速にセレクタ３に取り出される。

このとき、セレクタ３はセレクタ信号１３でメモリ１側
の接続をシフトレジスタ４側に切り換えられる。

したがって、セレクタ３からはメモリ１から読み出した
データＤ、＋　Ｄ、に続けてメモリ２から読み出したデ
ータＤ２〜Ｄ４が出てくるので、データＤ。−′−Ｄ４
が連続して取り出されることになる。

次に、第２図のタイミング図を第３図に示す。

第３図アはアドレス信号１１の波形図であり、第３図イ
はアドレス信号１２の波形図である。

第３図つはセレクタ信号１３の波形図であり、第３図工
はロード信号１４の波形図である。

第３図才はメモリ１の読み出しデータであり、第３図力
はメモリ２の読み出しデータである。

第３図キ〜ケはシフトレジスタ４の出力であり、第３図
コはセレクタ３の出力である。

第３図ア・イから、アドレス信号１１の「０」がメモリ
１に加えらると同時に、アドレス信号１２の「０」がメ
モリ２に加えちる。

第３図才からメモリ１は高速にデータＤ０を読み出し、
次のアドレス信号１１の［１，１でデータＤ１を読み出
す。

例えば、メモリ１の読み出し時間は１０ｎｓ程度である
。

一方、第３図力からメモリ２は時間Ｔ、だけ遅れてデー
タＤ２〜Ｄ４を読み出す。

例えば、メモリ２の読み出し時間Ｔ、は１００ｎｓ程度
である。

第３図力の時間Ｔ６よりもセレクト信号１３の時間Ｔ、
の方が長くなるようにセットしておけば、第３図コのよ
うに、データＤ０〜Ｄ４を連続して読み出すことができ
る。

さらに、アドレス信号１１ｒ２Ｊとアドレス信号１２　
ｒｌ、を出せば、データＤ、〜Ｄ９をデータＤｏ〜Ｄ４
に続けて取り出すことができる。

（ｅ）発明の効果 この発明によれば、低容量でアクセス時間の速いメモリ
と、大容量で最初のデータ確定時間が長いメモリとを切
り換えて使用しているので、最初のアドレス信号を与え
てからデータが出てくるまでの時間を短くすることがで
き、大容量でかつ高速なパターンを発生することができ
る。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は第１
図の実施例の詳細構成図、第３図は第２図のタイミング
図である。 １・・・・・・高速低容量のメモリ、２・・・・・・低
速大容量のメモリ、３・・・・・・セレクタ、４・・・
・・・シフトレジスタ、１１・・・・・・アドレス信号
、１２・・・・・・アドレス信号、１３・・・・・・セ
レクタ信号、１４・・・・・・ロード信号。 第 図 第 図 アドレス信号 メモリ 第 図 ｌ

Claims (1)

1. 【特許請求の範囲】 １、高速低容量の第１のメモリ（１）と、 低速大容量の第２のメモリ（２）と、 第１のメモリ（１）の出力と第２のメモリ（２）の出力
   を切り換えるセレクタ（３）とを備え、第１のアドレス
   信号で第１のメモリ（１）を読み出し、第２のアドレス
   信号で第２のメモリ（２）を読み出し、第１のメモリ（
   １）の出力をセレクタ（３）から取り出すと、セレクタ
   信号でセレクタ（３）を切り換え、第１のメモリ（１）
   の出力に続けて第２のメモリ（２）の出力をセレクタ（
   ３）から取り出すことを特徴とするパターン発生器。