JPH02202644A - トレーサ回路 - Google Patents
トレーサ回路Info
- Publication number
- JPH02202644A JPH02202644A JP1020709A JP2070989A JPH02202644A JP H02202644 A JPH02202644 A JP H02202644A JP 1020709 A JP1020709 A JP 1020709A JP 2070989 A JP2070989 A JP 2070989A JP H02202644 A JPH02202644 A JP H02202644A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- trace
- trace data
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 11
- 238000005070 sampling Methods 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に於けるトレーサ回路に関する
もので有る。
もので有る。
従来、この種のトレーサ回路はトレース開始信号がオン
状態になると、トレースする入力信号を直接メモリに入
力して、その入力した順に記憶していた。
状態になると、トレースする入力信号を直接メモリに入
力して、その入力した順に記憶していた。
また、特開昭６３−１３１１３２号公報に記載の様にハ
ードウェア量を減らす為に、同一データが連続して入力
した場合には、最初のデータのみ記憶して続いて入力す
る同一データメモリに記憶させない方式も有るが、この
場合でも大幅なトレースデータの増加は望めないと言う
欠点が有った。
ードウェア量を減らす為に、同一データが連続して入力
した場合には、最初のデータのみ記憶して続いて入力す
る同一データメモリに記憶させない方式も有るが、この
場合でも大幅なトレースデータの増加は望めないと言う
欠点が有った。
本発明の目的は、上記の欠点、すなわちトレースデータ
を記憶するのに大容量のメモリが必要となると言う問題
点を解決したトレース回路を提供することに有る。
を記憶するのに大容量のメモリが必要となると言う問題
点を解決したトレース回路を提供することに有る。
（！！！！題を解決するための手段〕
本発明は上記の問題点を解決する為に、トレーサ回路に
於いて複数の動作速度のクロックを発生するクロック発
生手段と、前記クロック発生手段の発生したクロックを
選択するクロック選択手段とを備え、トレースデータの
サンプリング時間を切替え出来る様にしたもので有る。
於いて複数の動作速度のクロックを発生するクロック発
生手段と、前記クロック発生手段の発生したクロックを
選択するクロック選択手段とを備え、トレースデータの
サンプリング時間を切替え出来る様にしたもので有る。
本発明は上記の様な構成にしたので、詳細のトレースデ
ータが必要でない場合は、低速のクロッり発生回路を選
択し大まかのトレースデータを記憶し、詳細のトレース
データが必要な場合は高速のクロック発生回路を選択し
毎サイクル、トレースデータを記憶する様にする。
ータが必要でない場合は、低速のクロッり発生回路を選
択し大まかのトレースデータを記憶し、詳細のトレース
データが必要な場合は高速のクロック発生回路を選択し
毎サイクル、トレースデータを記憶する様にする。
従ってメモリの容量が小さくても希望するトレースデー
タを記憶することが出来る。
タを記憶することが出来る。
次に本発明の実施例について図面を用いて説明する。
第１図に本発明の一実施例のブロック図を示す。
本発明のトレーサ回路は第１クロック発生回路１゜第２
クロツク発生回路２．速度制御部３．クロック信号切替
え信号出力部（レジスタ）４．マルチプレクサ５．メモ
リ６、入力レジスタ７．出力レジスタ８．アドレス・カ
ウンタ９．リード／ライト制御回路１０から構成される
。
クロツク発生回路２．速度制御部３．クロック信号切替
え信号出力部（レジスタ）４．マルチプレクサ５．メモ
リ６、入力レジスタ７．出力レジスタ８．アドレス・カ
ウンタ９．リード／ライト制御回路１０から構成される
。
第１クロック発生回路１は、トレース入力信号を毎サイ
クル記憶出来る様な高速クロックを発生するもので有り
、第２クロック発生回路２はトレース入力信号を大まか
に記憶出来る様な低速クロックを発生するもので有る。
クル記憶出来る様な高速クロックを発生するもので有り
、第２クロック発生回路２はトレース入力信号を大まか
に記憶出来る様な低速クロックを発生するもので有る。
マルチプレクサ５はこれらの２つのクロック発生回路の
うちいずれか一方の発生したクロックを選択出力するも
ので有り、クロック切替え出力部４から出力されるクロ
ック切替え信号により上記の選択制御を行う。
うちいずれか一方の発生したクロックを選択出力するも
ので有り、クロック切替え出力部４から出力されるクロ
ック切替え信号により上記の選択制御を行う。
速度制御部３はトレースデータのサンプリング速度を制
御する為のクロック制御を行うもので有って、予め設定
した比較値とトレース入力信号の比較判定を行う入力信
号判定回路３−１．データ処理装置へ割込み信号が発生
されたのを検出する割込み検出回路３−２等を有するも
ので有る。
御する為のクロック制御を行うもので有って、予め設定
した比較値とトレース入力信号の比較判定を行う入力信
号判定回路３−１．データ処理装置へ割込み信号が発生
されたのを検出する割込み検出回路３−２等を有するも
ので有る。
アドレス・カウンタ９はトレース開始信号のオン状態に
於いて、クロック信号が入力される毎にカウントアツプ
され、リード／ライト制御回路１０も、同様にクロック
信号が入力される毎にライトイネーブル信号を発生する
もので有る。
於いて、クロック信号が入力される毎にカウントアツプ
され、リード／ライト制御回路１０も、同様にクロック
信号が入力される毎にライトイネーブル信号を発生する
もので有る。
尚、メモリ６に記憶されたトレースデータはトレース開
始信号がオフ状態に於いて出力レジスタ８を介して読み
出される。
始信号がオフ状態に於いて出力レジスタ８を介して読み
出される。
（１）０通常は第１図のトレーサ回路はサービスプロセ
ッサ等で指示された高速クロック制御を行う為、速度制
御部３は“１”を出力し、これによりクロック切替え出
力部４も１”を出力するのでマルチプレクサ５は第１ク
ロック発生回路１より出力される高速のクロックを出力
し。
ッサ等で指示された高速クロック制御を行う為、速度制
御部３は“１”を出力し、これによりクロック切替え出
力部４も１”を出力するのでマルチプレクサ５は第１ク
ロック発生回路１より出力される高速のクロックを出力
し。
トレース入力信号を毎サイクル、メモリ６に記憶するも
ので有る。
ので有る。
ところが、上記の手段で得たトレースデータでは希望す
るデータ量に対して不足が生じている場合、サービスプ
ロセッサ等で低速クロック制御を指示する。それにより
、速度制御部３は“Ｏ”を出力し、クロック切替え回路
４もｏ”を出力するのでマルチプレクサ５は第２クロッ
ク発生回路２より出力される低速のクロックを出力し、
大まかでは有るがより長い走行ステップについてのトレ
ースデータをメモリ６に記憶するもので有る。
るデータ量に対して不足が生じている場合、サービスプ
ロセッサ等で低速クロック制御を指示する。それにより
、速度制御部３は“Ｏ”を出力し、クロック切替え回路
４もｏ”を出力するのでマルチプレクサ５は第２クロッ
ク発生回路２より出力される低速のクロックを出力し、
大まかでは有るがより長い走行ステップについてのトレ
ースデータをメモリ６に記憶するもので有る。
（２）、クロック切替えは入力信号判定回路３−１で予
めサービスプロセッサから設定した比較値とトレース入
力信号の比較判定を行うことによっても制御出来る。
めサービスプロセッサから設定した比較値とトレース入
力信号の比較判定を行うことによっても制御出来る。
第２図にこの例のタイムチャート、第３図にはその際の
メモリ６の記憶内容を示す。
メモリ６の記憶内容を示す。
この例ではサービスプロセッサは予め、低速クロック制
御及び比較値としてトレースデータ“Ｅ”を指示して有
る。
御及び比較値としてトレースデータ“Ｅ”を指示して有
る。
この状態でトレースを開始すると、入力信号判定回路３
−１でトレースデータ１１ Ｅ １１を検出前までは速
度制御部３は“Ｏ１１を出力し、低速クロックでメモリ
６は大まかのトレースデータを記憶する。検出後は速度
制御部３はパ１”を出力し、高速クロックに切替わりメ
モリ６は毎サイクル、トレースデータを記憶する。
−１でトレースデータ１１ Ｅ １１を検出前までは速
度制御部３は“Ｏ１１を出力し、低速クロックでメモリ
６は大まかのトレースデータを記憶する。検出後は速度
制御部３はパ１”を出力し、高速クロックに切替わりメ
モリ６は毎サイクル、トレースデータを記憶する。
（３）、同様に、割込み検出回路３−２でデータ処理装
置へ割込み信号が発生したのを検出し、クロック制御を
行うことも出来る。
置へ割込み信号が発生したのを検出し、クロック制御を
行うことも出来る。
この様に本実施例によれば、必要に応じてトレースデー
タのサンプリング時間を変えることが出来るのでメモリ
を有効に使用することが出来る。
タのサンプリング時間を変えることが出来るのでメモリ
を有効に使用することが出来る。
尚、上記説明ではクロックモードを高・低の２種類に限
定したが１本発明はこれのみで無く２つ以上の複数ステ
ップで速度切替えを設定することが出来る。
定したが１本発明はこれのみで無く２つ以上の複数ステ
ップで速度切替えを設定することが出来る。
本発明によれば、必要に応じてトレースデータのサンプ
リング時間が切替えられるのでメモリの有効利用が出来
、安価なトレーサ回路を提供出来る効果が有る。
リング時間が切替えられるのでメモリの有効利用が出来
、安価なトレーサ回路を提供出来る効果が有る。
第１図は本発明の一実施例のトレーサ回路のブロック図
、第２図はそのタイムチャート、第３図は第２図の動作
例により記憶されたメモリの内容を示す説明図である。 １・・・第１クロック発生回路、 ２・・・第２クロック発生回路、 ３・・・速度制御部、 ６・・・メモリ。
、第２図はそのタイムチャート、第３図は第２図の動作
例により記憶されたメモリの内容を示す説明図である。 １・・・第１クロック発生回路、 ２・・・第２クロック発生回路、 ３・・・速度制御部、 ６・・・メモリ。
Claims (1)
- １、データ処理装置のトレーサ回路に於いて、複数の動
作速度のクロックを発生するクロック発生手段と、前記
クロック発生手段の発生したクロックを選択するクロッ
ク選択手段とを備え、トレースデータのサンプリング時
間を切替えることを特徴とするトレーサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020709A JPH02202644A (ja) | 1989-02-01 | 1989-02-01 | トレーサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020709A JPH02202644A (ja) | 1989-02-01 | 1989-02-01 | トレーサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202644A true JPH02202644A (ja) | 1990-08-10 |
Family
ID=12034673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020709A Pending JPH02202644A (ja) | 1989-02-01 | 1989-02-01 | トレーサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531436A (ja) * | 2000-04-11 | 2003-10-21 | アナログ デバイセス インコーポレーテッド | 非侵入式アプリケーション・コード・プロファイリングの方法および装置 |
-
1989
- 1989-02-01 JP JP1020709A patent/JPH02202644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531436A (ja) * | 2000-04-11 | 2003-10-21 | アナログ デバイセス インコーポレーテッド | 非侵入式アプリケーション・コード・プロファイリングの方法および装置 |
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