KR100274200B1 - 두얼포트램의데이터액세스장치 - Google Patents

Abstract

본 발명은 서로 다른 프로세서(processor)가 동일한 듀얼포트램(Dual Port RAM(Random Access Memory); DPRAM)을 동시에 액세스하도록하는 듀얼포트램의 데이터 액세스 장치에 관한 것이다. 종래의 듀얼포트램의 데이터 액세스에 있어서, 데이터의 불일치성으로 소프트웨어적인 규칙성을 제공하여 서로 다른 프로세서가 액세스할 경우 동일하게 액세스하도록 듀얼포트램의 해당 소프트웨어 명령어를 동일하게 유지해야 한다. 본 발명에서는 서로 다른 특성의 프로세서가 듀얼포트램과 같은 특성의 메모리를 동일하게 액세스할 경우 약간의 하드웨어적인 처리 방식을 변화함으로써 소프트웨어 설계시 특성 변화없이 설계가 가능하고 리드/라이트하는 데이터의 불일치성을 방지하도록 한다. 따라서, 소프트웨어 설계가 용이해 지고 리드/라이트하는 데이터의 명확한 일치성이 확보되는 효과가 있는 것이다.

Description

듀얼포트램의 데이터 액세스 장치{APPARATUS FOR DATA ACCESS OF DPRAM}

본 발명은 듀얼포트램(Dual Port RAM(Random Access Memory); DPRAM)의 데이터 액세스(data access) 장치에 관한 것으로, 특히 서로 다른 프로세서(processor)가 동일한 듀얼포트램을 동시에 액세스하도록하는 듀얼포트램의 데이터 액세스 장치에 관한 것이다.

종래의 듀얼포트램의 데이터 액세스에 있어서, 데이터의 불일치성으로 소프트웨어적인 규칙성을 제공하여 서로 다른 프로세서가 액세스할 경우 동일하게 액세스하도록 듀얼포트램의 해당 소프트웨어 명령어를 동일하게 유지해야 한다.

이때, 상술한 듀얼포트램을 액세스하는 상술한 두 프로세서가 "MC68360"과 "MC68060"이라고 생각해 보면, 그 "MC68360"과 "MC68060"이 동일 어드레스에서 듀얼포트램을 액세스할 경우 롱워드(long word) 단위로 액세스하지 않는다면 데이터의 불일치성이 발생한다.

이것은 프로세서의 특성으로 워드 단위의 같은 어드레스 액세스시 "MC68360"은 연속한 2사이클이 발생하는 경우가 있기 때문이고, 같은 클록으로 액세스하지 않기 때문에 "MC68060"은 연속 사이클 중간에서 액세스를 시도하기 때문에 이와 같은 현상이 발생한다.

또한, "MC68360"이 "0"번지에 워드 단위의 액세스로 롱워드 데이터인 "4455"를 기록하는 경우에 있어서, 첫 번 "0"번지를 액세스하는 경우에 "MC68060"이 롱워드 단위로 이를 리드(read)하는 경우 원래의 목적인 "4455"라는 데이터 값이 아닌 "44xx"의 값을 리드하게 된다.

이후, 다시 "MC68360"이 나머지 데이터 값을 라이트(write)하므로 "MC68060"에서는 데이터의 불일치성이 발생할 수밖에 없기 때문에 이를 위하여 소프트웨어적으로 롱워드의 액세스를 강제화하여 "MC68360"이 같은 어드레스에 연속한 사이클을 할 수 없도록 강제화시키고 있으나, 이는 소프트웨어 프로토콜(software protocol) 상의 문제와 어려움을 가중시킨다.

본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 서로 다른 특성의 프로세서가 듀얼포트램과 같은 특성의 메모리를 동일하게 액세스할 경우 약간의 하드웨어적인 처리 방식을 변경함으로써 소프트웨어 설계시 특성 변화없이 설계가 가능하고 리드/라이트하는 데이터의 불일치성을 방지하도록하는 듀얼포트램의 데이터 액세스 장치를 제공하는 데 그 목적이 있다.

도 1은 본 발명에 따른 듀얼포트램의 데이터 액세스 장치의 일 실시 예를 나타낸 블록도,

도 2는 도 1에 따른 듀얼포트램 제어부의 동작을 설명하기 위한 타이밍도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 클록 입력부 12 : 프로세서 정합부

14 : 동시 액세스 감지부 16 : 듀얼포트램 제어부

본 발명의 상술한 목적 및 기타 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이와 같은 목적을 달성하기 위한 본 발명은, 서로 다른 프로세서가 동시에 액세스하는 듀얼포트램에 있어서: 사용되는 보드 내부의 클록을 인가받는 클록 입력부; 상기 클록 입력부로부터 제공되는 클록 및 상기 프로세서로부터 제공되는 제어 신호를 받아들이고 상기 프로세서에 응답하는 프로세서 정합부; 상대측의 프로세서가 상기 프로세서와 동일 어드레스의 듀얼포트램을 액세스함을 감지하는 동시 액세스 감지부; 상기 프로세서 정합부로부터 제공되는 클록 및 제어 신호와 상기 동시 액세스 감지부로부터 제공되는 동일 액세스 감지 신호를 제공받아 상기 듀얼포트램의 동기, 리드/라이트, 및 액세스 타임을 조정하여 이를 실행시키기 위한 듀얼포트램 제어 신호를 출력하는 듀얼포트램 제어부를 포함하되, 상기 프로세서는 상기 듀얼포트램 제어부가 상대측 프로세서의 프로세서 대기 시간 후에 동시 액세스 듀얼포트램 출력 신호를 생성하도록 하는 것을 특징으로 한다.

이와 같은 본 발명의 실시 예를 상세히 설명하면 다음과 같다.

도 1은 본 발명에 따른 듀얼포트램의 데이터 액세스 장치의 일 실시 예를 나타낸 블록도로, 클록 입력부(10), 프로세서 정합부(12), 동시 액세스 감지부(14), 및 듀얼포트램 제어부(16)로 구성된다.

먼저, 클록 입력부(10)는 사용되는 보드 내부의 도 2(a)와 같은 클록을 인가받아 프로세서 정합부(12)를 통하여 듀얼포트램 제어부(16)에 인가함으로써 듀얼포트램 제어부(16)의 동기를 맞추는데 사용한다.

프로세서 정합부(12)는 클록 입력부(10), 프로세서, 및 듀얼포트램 제어부(16)간의 정합 기능을 수행하는 것으로, 프로세서의 제어 신호를 받아들이고 그 프로세서에 응답한다.

동시 액세스 감지부(14)는 상대측의 프로세서가 도 2(b)와 같은 동일 어드레스의 듀얼포트램을 액세스하는 경우를 감지하는데 이와 같은 감지 수단은 듀얼포트램 자체에서 생성해 준다.

듀얼포트램 제어부(16)는 듀얼포트램을 제어하는 실질적인 부분으로, 프로세서 정합부(12) 및 동시 액세스 감지부(14)로부터 각 정보를 받아 듀얼포트램의 리드/라이트 및 액세스 타임을 조정하여 이를 실행시키기 위한 듀얼포트램 제어 신호를 출력한다.

예로, 도 1과 같은 블록도는 A-사이드 및 B-사이드가 동시에 액세스할 수 있는 듀얼포트램에 포함되는 것으로, 듀얼포트램에 도 2(c)와 같은 A-사이드의 듀얼포트램 연속 사이클이 제공되고, 도 2(e)와 같은 B-사이드의 듀얼포트램 연속 사이클이 제공될 때, 듀얼포트램은 도 2(c)와 같은 사이클이 도 2(e)와 같은 사이클보다 먼저 액세스되었음을 알고 도 2(e)와 같은 사이클쪽으로 도 2(d)와 같은 신호를 발생시킨다.

그리고 도 2(e)와 같은 신호는 도 2(d)가 끝날때까지 즉 "H"와 같은 기간동안 대기한 후, "I"와 같은 기간동안 도 2(e)와 같은 신호가 충분히 액세스할 수 있으나, 상술한 바와 같이 데이터의 일치성을 확보하기 위하여 타임밍 대기(timing wait)를 더 한 후, "J"와 같은 로우 레벨동안의 시점이 끝난 다음의 하이 레벨이 되는 시점 이후에서 듀얼포트램의 액세스를 시도한다.

이와 같이 "I"와 같은 기간동안의 딜레이를 확보함으로써 보다 간단하게 듀얼포트램 액세스시 데이터의 일치성을 하드웨어적인 방법으로 보장할 수 있는 것으로, 이는 액세스 속도가 빠른 사이드에서 구현되어져야 액세스 속도에 대한 의미가 있다.

상술한 듀얼포트램의 동작은 이를 액세스하는 두 A-사이드 보드 및 B-사이드 보드의 각 제어에 의하여 이루어진다.

이상에서 설명한 바와 같이 본 발명은 서로 다른 특성의 프로세서가 듀얼포트램과 같은 특성의 메모리를 동일하게 액세스할 경우 약간의 하드웨어적인 처리 방식을 변화함으로써 소프트웨어 설계시 특성 변화없이 설계가 가능하고 리드/라이트하는 데이터의 불일치성을 방지하도록 한다. 따라서, 소프트웨어 설계가 용이해 지고 리드/라이트하는 데이터의 명확한 일치성이 확보되는 효과가 있다.

Claims (1)

1. 서로 다른 프로세서가 동시에 액세스하는 듀얼포트램에 있어서:

   사용되는 보드 내부의 클록을 인가받는 클록 입력부;

   상기 클록 입력부로부터 제공되는 클록 및 상기 프로세서로부터 제공되는 제어 신호를 받아들이고 상기 프로세서에 응답하는 프로세서 정합부;

   상대측의 프로세서가 상기 프로세서와 동일 어드레스의 듀얼포트램을 액세스함을 감지하는 동시 액세스 감지부;

   상기 프로세서 정합부로부터 제공되는 클록 및 제어 신호와 상기 동시 액세스 감지부로부터 제공되는 동일 액세스 감지 신호를 제공받아 상기 듀얼포트램의 동기, 리드/라이트, 및 액세스 타임을 조정하여 이를 실행시키기 위한 듀얼포트램 제어 신호를 출력하는 듀얼포트램 제어부를 포함하되,

   상기 프로세서는 상기 듀얼포트램 제어부가 상대측 프로세서의 프로세서 대기 시간 후에 동시 액세스 듀얼포트램 출력 신호를 생성하도록 하는 것을 특징으로 하는 듀얼포트램의 데이터 액세스 장치.

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