KR930014573A - 병렬처리시스템을 위한 노드메모리 시스템 - Google Patents
병렬처리시스템을 위한 노드메모리 시스템 Download PDFInfo
- Publication number
- KR930014573A KR930014573A KR1019910024777A KR910024777A KR930014573A KR 930014573 A KR930014573 A KR 930014573A KR 1019910024777 A KR1019910024777 A KR 1019910024777A KR 910024777 A KR910024777 A KR 910024777A KR 930014573 A KR930014573 A KR 930014573A
- Authority
- KR
- South Korea
- Prior art keywords
- parallel processing
- node
- processing system
- module
- memory
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
본 발명은 병렬처리시스템을 위한 노드메모리 시스템에 관한 것으로서, 종래의 병렬처리시스템을 구성하는 하나의 노드 구조를 대략 살펴보면, 일반 산술계산과 제어를 위한 범용 프로세서와, 특정 응용처리를 위한 예를 들면, 이미지 처리(image processing), 그래픽스(graphics), 신호처리(signal processing)을 위한 전용 프로세서들로 구분하는 노드 프로세서, 그리고 프로세서가 처리하는 데이타를 저장하기 위한 노드메모리와, 이웃 노드들과의 커뮤니케이션(communication)을 위한 컨트롤러를 가지고 있다.
이때, 노드 메모리는 버스를 통해 노드내의 프로세서들과 인접한 이웃 노드들에 의해 액서스된다.
본 발명은 병렬처리시스템을 프로세서, 메모리, 컨트롤러등을 포함하는 노드들의 집합으로 구성하므로써 하나의 프로세스를 여러개의 프로세스로 분할하여 실행하므로 전체적인 시스템의 성능을 향상시킬 수 있도록 병렬처리 시스템을 위한 노드메모리 시스템을 제공하는 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 노드메모리 인더페이스를 위한 본 발명의 도면.
제2도는 제어모듈을 위한 본 발명의 도면.
제3도는 데이타의 입출력과 관련한 데이타 및 제어신호의 흐름도.
Claims (2)
- 병렬처리시스템에 있어서, 트랜잭션의 타입과 크기를 결정하는 모듈과, 데이타의 입출력에 있어 버스와 메모리간의 데이타폭의 차이를 제어하기 위해 64비트 래치와 래치의 제어를 위한 모듈과, 데이타 입출력시 데이타의 유효 여부를 체크하기 위한 모듈과, 1B부터 128B까지의 버스트 전송을 위해 32비트 카운터를 포함한 모듈과, 새로운 주소 지정없이 자체 주소를 발생시키기 위한 모듈과에 의하여 전체적인 시스템의 성능을 향상시키도록 함을 특징으로 하는 병렬처리시스템을 위한 노드메모리 시스템.
- 제1항에 있어서, 버스의 클럭에 동기화하여 쓰기, 읽기의 트랜잭션처리를 지원하고 캐쉬(cache)의 추가시 메모리와 캐쉬사이의 일관성 유지와 관련한 트랜잭션 처리를 지원하도록 한 것을 특징으로 하는 병렬처리시스템을 위한 노드메모리 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910024777A KR950000495B1 (ko) | 1991-12-28 | 1991-12-28 | 병렬처리시스템을 위한 노드메모리 시스템 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910024777A KR950000495B1 (ko) | 1991-12-28 | 1991-12-28 | 병렬처리시스템을 위한 노드메모리 시스템 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930014573A true KR930014573A (ko) | 1993-07-23 |
KR950000495B1 KR950000495B1 (ko) | 1995-01-24 |
Family
ID=19326349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910024777A KR950000495B1 (ko) | 1991-12-28 | 1991-12-28 | 병렬처리시스템을 위한 노드메모리 시스템 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR950000495B1 (ko) |
-
1991
- 1991-12-28 KR KR1019910024777A patent/KR950000495B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950000495B1 (ko) | 1995-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4853847A (en) | Data processor with wait control allowing high speed access | |
JP3155545B2 (ja) | メモリのリフレッシュ制御回路 | |
KR930014573A (ko) | 병렬처리시스템을 위한 노드메모리 시스템 | |
KR920022094A (ko) | 마이크로프로세서 | |
KR100274200B1 (ko) | 두얼포트램의데이터액세스장치 | |
JP2611491B2 (ja) | マイクロプロセッサ | |
JPH029401Y2 (ko) | ||
JP3318125B2 (ja) | Dram制御回路 | |
KR950020100A (ko) | 공유메모리를 사용한 운영체제 커널의 메세지 출력방법 | |
KR950003392B1 (ko) | 공통 메모리 액세스 장치 | |
JPH0354647A (ja) | メモリアクセス方式 | |
KR960018958A (ko) | 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치 | |
JPS6027971A (ja) | アドレス空間の拡大方法 | |
JPS61161560A (ja) | メモリ装置 | |
JPH01223543A (ja) | 制御信号発生回路 | |
JPH0391051A (ja) | メモリアクセス方式 | |
KR900012453A (ko) | 듀얼포트 메모리를 이용한 프로세서간 통신회로 | |
JPS6134791A (ja) | メモリリフレツシユ制御方式 | |
KR930020461A (ko) | 캐쉬 코히런스 프로토콜을 이용한 상태메모리 제어회로 | |
JPH04367044A (ja) | キャッシュメモリ | |
KR930010727A (ko) | 컴퓨터 시스템의 dma 어드레스 확장장치 | |
KR960025066A (ko) | 상용디램을 이용한 듀얼포트 메모리 시스템 | |
KR970007719A (ko) | 그래픽 가속기의 속도 향상회로 | |
JPS54141539A (en) | Processing control system of multi-processor system | |
JPS63292350A (ja) | メモリ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19971211 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |