JPH01223543A - 制御信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 本発明は、各々独立した複数の記憶バンクで構成された
記憶装置の制御信号発生回路に関し、マニュアルモード
における、ゲーテッドクロックによるメモリアクセスを
効率良く行なうことが可能で、かつ小量のハードウェア
で、実現することのできる制御信号発生回路を提供する
ことを目的とし、 各々独立した複数個の記憶バンクを持つ記憶装置の各記
憶バンクに対する制御信号を発生するための制御信号発
生回路において、システムを動作させるゲーテッドクロ
ックが発行されたことを検出したとき次のフリーランク
ロックを検出するまでオン状態を持続するゲーテッドク
ロック検出回路を備え、ゲーテッドクロック検出回路の
出力信号と、記憶装置の起動信号との論理積によって制
御信号発生回路を起動することにより構成する。

［産業上の利用分野］ 本発明は記憶装置の制御信号発生回路に関し、特に、各
々独立した複数の記憶バンクで構成された記憶装置のマ
ニュアルモードにおけるゲーテッドクロックによるメモ
リアクセスを効率良く行なうことのできる制御信号発生
回路に係る。

［従来の技術］ 第３図は記憶装置内の複数の記憶バンクとその制御回路
の構成の例を示す図である０通常の記憶装置にはこれら
の回路の他にも、データバッファ、アドレスバッファ等
の回路が存在するが、これらの回路は本発明に直接関係
ないので同図では省略しである。

図中、５０．〜５０ｎで示すバンク０〜バンクｎは各々
独立に動作可能な記憶バンクであり、制御信号発生回路
５１は記憶装置の起動信号であるＧｏ倍信号バンクアド
レス（Ｂａｎｋ　Ａｄｒ）とを受は取り、各々の記憶バ
ンクに対してアクセス制御信号を発生するものである。

ここでアクセス制御信号とは、ＲＡＭに印加するＲＡＳ
、ＣＡＳ、アドレス、ＷＥ、リード・データ・レジスタ
に印加するリードクロック等の信号でもよいし、また、
それらの信号を発生するための何らかの制御信号であっ
てもよい。

第４図は従来の制御信号発生回路の例を示す図である０
図中、ＧＣＬＫ、ＦＣＬＫはそれぞれゲーテッドクロッ
ク、フリーランクロックと呼ばれるクロックである。ゲ
ーテッドクロックはマニュアルクロックモード時には任
意に発生されるクロックであり、フリーランクロックは
マニュアルクロックモード時にも一定周期で発生される
クロックである。ＧＧＯ５２、ＧＡＯ５３はゲーテッド
クロックで動作するレジスタであり、それぞれ、ＧＯ信
号、バンクアドレスを受は取る。ＧＧＯ５２の出力は微
分回路５４（ＰＣＩ）、アンドゲート５５を介して５６
１〜５６、で示すフリーランクロックパイプラインＦＧ
１〜ＦＧ７に接続されている。微分回路５４（ＰＣＩ）
、アンドゲート５５はマニュアルクロックモード時にＧ
ｏ倍信号微分するために設けられている。レジスタ５３
（ＧＡＯ）の出力は５７．〜５７７で示すフリーランク
ロックパイプラインＦＡＩ〜ＦＡ７に接続されている。

パイプライン５６１（ＦＧＩ）、パイプライン５７゜（
ＦＡＩ）の出力はそれぞれ、デコーダ５８のイネーブル
信号、データ入力として使用され、パイプライン５６．
（ＦＧＩ）の出力がオンの時、デコーダ５８においてバ
ンクアドレスがデコードされて、指定されたバンクに対
応するセットリセットレジスタ５９．〜５９．（ＣＯ〜
ｃ７）のセット信号として使用される。また、パイプラ
イン５６７、（Ｆ　Ｇ　７　）、パイプライン５７ｙ（
ＦＡＴ　）の出力はそれぞれデコーダ６０のイネーブル
信号として使用され、パイプライン５６゜（Ｆ　Ｇ　７
　’）の出力がオンの時、デコーダ６ｏにおいてバンク
アドレスがデコードされてセットリセットレジスタ５９
、〜５９．（Ｃｏ〜ｃ７）のリセット信号として使用さ
れる。セットリセットレジスタ５９１〜５９　、（ＣＯ
〜Ｃ７）は各記憶バンクＯＮ７のアクセス制御信号を発
生するレジスタである。すなわち、第４図の回路はＧｏ
倍信号バンクアドレスを受は取り、バンクアドレスで指
定された記憶バンクに対して６τ幅のアークセス制御信
号を発生する回路である。

［発明が解決しようとする課題］ 第４図の回路において、各バンクに連続して起動をかけ
た場合のタイムチャートを第５図に示す、同図において
、Ｇ、〜ａＳＳはゲーテッドクロックが発生したことを
示し、Ｆ、〜Ｆ、ｓはフリーランクロックが発生したこ
とを示す、また、ゲーテッドクロックとフリーランクロ
ックは同期している。同図では、時刻Ｇ２においてパイ
プライン５６１（ＦＧＩ）に１τ幅の起動信号が入るだ
けであり、その他のアクセスは・消滅している。このた
め、第４図の回路では、各バンクに連続したアクセスを
起動することはできない。

第４図の回路では記憶バンク間のアクセスビジータイム
は２τとなる。このような場合のタイムチャートを第６
図に示す、このように、第４図の回路では記憶装置のス
ループットを半減させていることになる。各記憶バンク
間のアクセスビジータイムを１でとすることは、第４図
のフリーランクロックパイプライン　５６１〜５６７、
ＦＧＩ〜ＦＧ７と微分回路５４（ＰＣＩ）アンドゲート
５５とを複数個設け、各フリーランクロックパイプライ
ンに必ず１τ幅の起動信号が印加されるように制御する
ことにより可能であるが、このような制御回路では膨大
な金物を必要とする。このため、より少ない金物量で効
率のよいアクセスが可能な制御信号発生回路が要望され
ていた。

本発明はこのような従来の問題点に鑑み、少量のハード
ウェアで効率の良いアクセスを可能とする制御信号発生
回路を提供することを目的としている。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は各々
独立した複数個の記憶バンクを持つ記憶装置の各記憶バ
ンクに対する制御信号を発生するための制御信号発生回
路であって、システムを動作させるゲーテッドクロック
が発行されたことを検出したとき、次のフリーランクロ
ックを検出するまで、オン状態を持続するゲーテッドク
ロック検出回路を備え、ゲーテッドクロック検出回路の
出力信号と、記憶装置の起動信号との論理積によって、
制御信号発生回路を起動する制御信号発生回路である。

［作用］ 上述の手段によれば、ゲーテッドクロック検出回路が、
ゲーテッドクロックを検出した゛とき、次のフリーラン
クロックを検出するまでオン状態を持続するごとく動作
する。従って、ゲーテッドクロック信号が連続して発出
された場合には、ゲーテッドクロック検出回路出力がオ
ン状態を保ち続け、ゲーテッドクロックの発出が停止さ
れたとき、その次のフリーランクロックでオフ状態とな
る。

本発明においてはこのようなゲーテッドクロック検出回
路出力（起動イネーブル信号）と記憶装置の起動信号と
の論理積によって制御信号発生回路を起動しているので
、ゲーテッドクロックが連続して発出された場合におい
ても、各ゲーテッドクロックごとにメモリアクセスが可
能となる。

［実施例］ 第１図は本発明の一実施例のブロック図であって、１は
ゲーテッドクロック検出回路、２はゲーテッドクロック
が入力されるたびに反転するフリップフロップ（図にお
いては略号にてＧＦと記載）、２はクリップフロップ２
の出力を受けてフリーランクロックで動作するフリップ
フロップ（図においては略号にてＦＦと記載）、４はア
ンド・オア回路、５はゲーテッドクロックで動作するレ
ジスタ（図においては略号にてＧＧＯと記載）、６はア
ンドゲート、７はゲーテッドクロックで動作するレジス
タ（図においては略号にてＧＡＯと記載）、８１〜８．
はパイプライン（図においては略号にてＦＧ、〜Ｆ　Ｇ
　ｙと記載）、９１〜９．はパイプライン（図において
はＦ　Ａ　＋〜ＦＡ、と記載）を表している。

同図はおいて、フリップ７０ツブ２（ＧＦ）およびフリ
ップフロップ３（ＦＦ）はそれぞれゲーテッドクロック
、フリーランクロックで動作するフリップフロップ（Ｆ
Ｆ）である、フリップフロップ２（ＧＦ）はゲーテッド
クロックが入力される毎に反転するように構成されてお
り、フリップフロラ１３（ＦＦ）にはフリップフロップ
２の出力が接続されている。また、フリップフロップ２
の正出力とフリップフロップ３の負出力との論理積と７
リツプフロツプ３の負出力とフリップフロップ３の正出
力との論理積がとられ、それぞれの出力の論理和がアン
ド・オア回路４により出力される。この出力が起動イネ
ーブル信号としてアンドゲート６に入力され、レジスタ
５（ＧＧＯ）の出力との論理積がとられてフリーランク
ロックで動作するパイプライン８１〜８ｔ（ＦＧ、〜Ｆ
Ｇ、）に印加される。第１図に示す回路においてゲーテ
ッドクロックにより連続してアクセスが起動された場合
のタイムチャートを第２図に示す、第２図のタイムチャ
ートにより上記実施例の回路では記憶バンク間のビジー
タイムが１τとなっていることがわかる。

［発明の効果］ 以上説明したように本発明によれば各々独立した複数の
記憶バンクで構成された記憶装置において、各々のバン
クに効率良くアクセスすることが可能な制御信号発生回
路を少量の金物で実現することができる利点がある。

すなわち、本発明ではゲーテッドクロックが発生する毎
に起動イネーブル信号を出力するゲーテッドクロック検
出回路を設け、起動イネーブル信号とＧｏ倍信号の論理
積をとった信号をフリーランクロックパイプラインに印
加することにより少量の金物で効率の良いアクセスを可
能とする制御信号発生回路を実現している。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は実施例の動作の例を示すタイムチャート、第３図
は記憶装置の構成の例を示す図、第４図は従来の信号発
生回路の例を示す図、第５図、第６図は従来の信号発生
回路の動作の例を示すタイムチャートである。 ｌ・・−・・・ゲーテッドクロック検出回路、２．３・
・・・・・フリップフロップ、４・・・・・・アンド・
オア回路、５．７・・・・・・レジスタ、６・・・・・
・アンドゲート、８１〜８テ、９．〜９．・・・・・・
パイプライン４．小 代理人　弁理士　井　桁　貞　下・？パ゛・、− Ｃ・

Claims (1)

【特許請求の範囲】
1. 各々独立した複数個の記憶バンクを持つ記憶装置の各記
   憶バンクに対する制御信号を発生するための制御信号発
   生回路において、システムを動作させるゲーテッドクロ
   ックが発行されたことを検出したとき、次のフリーラン
   クロックを検出するまで、オン状態を持続するゲーテッ
   ドクロック検出回路を備え、該ゲーテッドクロック検出
   回路の出力信号と、記憶装置の起動信号との論理積によ
   つて、制御信号発生回路を起動することを特徴とする制
   御信号発生回路。