JPH0251724A - ディスク制御装置 - Google Patents
ディスク制御装置Info
- Publication number
- JPH0251724A JPH0251724A JP20200188A JP20200188A JPH0251724A JP H0251724 A JPH0251724 A JP H0251724A JP 20200188 A JP20200188 A JP 20200188A JP 20200188 A JP20200188 A JP 20200188A JP H0251724 A JPH0251724 A JP H0251724A
- Authority
- JP
- Japan
- Prior art keywords
- buffer ram
- data
- data buffer
- address
- disk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 77
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディスク制御装置に係り、特に部品点数の削
減が要求される制御装置内蔵小型ハードディスク装置に
好適なディスク制御装置に関する。
減が要求される制御装置内蔵小型ハードディスク装置に
好適なディスク制御装置に関する。
マイクロプロセッサ、プログラム格納ＲＯＭ。
ワーク用ＲＡＭ、ファイルデータプロセッサ、データバ
ッファＲＡＭからなる従来のディスク制御装置において
、マイクロプロセッサが、バッファＲＡ、 Ｍに対しア
クセスする場合、上記データシートに記載のように、−
度バッファＲＡＭへのアドレスをアドレスポインタレジ
スタにセットした後に、初めてバッファＲＡＭに対し、
マイクロプロセッサがアクセス可能となるように、２段
階の手順が必要であった。特にマイクロプロセッサのデ
ータバスが８ビツトの場合、アドレスポインタにセット
するのに、アドレスが１６ビツト〜２４ビツトであるた
め、上記アドレスをセラ１−するのに上記８ビツトマイ
クロプロセツサは２−３回に分けて、アドレスを上記ア
ドレスポインタにセットしなければならなかった。
ッファＲＡＭからなる従来のディスク制御装置において
、マイクロプロセッサが、バッファＲＡ、 Ｍに対しア
クセスする場合、上記データシートに記載のように、−
度バッファＲＡＭへのアドレスをアドレスポインタレジ
スタにセットした後に、初めてバッファＲＡＭに対し、
マイクロプロセッサがアクセス可能となるように、２段
階の手順が必要であった。特にマイクロプロセッサのデ
ータバスが８ビツトの場合、アドレスポインタにセット
するのに、アドレスが１６ビツト〜２４ビツトであるた
め、上記アドレスをセラ１−するのに上記８ビツトマイ
クロプロセツサは２−３回に分けて、アドレスを上記ア
ドレスポインタにセットしなければならなかった。
上記従来技術は、マイクロプロセッサがデータバッファ
ＲＡ Ｍをアクセスするのに、２段階の手順が必要であ
ったため、データバッファＲＡ Ｍを前記マイクロプロ
セッサのプログラムエリアとして使用することは、不可
能であり、またマイクロプロセッサのワークエリアとし
て使用する場合においても、手順が複雑であり、それぞ
れ別チップで設けていた。
ＲＡ Ｍをアクセスするのに、２段階の手順が必要であ
ったため、データバッファＲＡ Ｍを前記マイクロプロ
セッサのプログラムエリアとして使用することは、不可
能であり、またマイクロプロセッサのワークエリアとし
て使用する場合においても、手順が複雑であり、それぞ
れ別チップで設けていた。
すなわち、プログラムエリアとし、で、不揮発性のＥＰ
ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用い
、ワークエリアとしてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）をそれぞれ別チップで持たな
ければならず、低コスト化の配慮が欠けていた。またプ
ログラムの一部を、機能拡張時に筐易手法で内容が変更
できる不揮性記憶素子に蓄え、その蓄積されたプログラ
ムをイニシャライズ時データバッファＲＡＭにロード後
。
ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用い
、ワークエリアとしてＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）をそれぞれ別チップで持たな
ければならず、低コスト化の配慮が欠けていた。またプ
ログラムの一部を、機能拡張時に筐易手法で内容が変更
できる不揮性記憶素子に蓄え、その蓄積されたプログラ
ムをイニシャライズ時データバッファＲＡＭにロード後
。
そのロードされたプログラムにより、マイクロプロセッ
サが実行することができず、装置の機能拡張の点でも配
慮が欠けていた。
サが実行することができず、装置の機能拡張の点でも配
慮が欠けていた。
本発明の目的は、データバッファＲＡＭを、ディスクへ
のリードライト時のＤＡＴＡバッファとしての機能だけ
でなく、残りのエリアをマイクロプロセッサのプログラ
ムエリア及びワークエリアとして使用可能とし、装置の
構成チップ数の削減および、機能拡張時の融通性を持た
せることにある。
のリードライト時のＤＡＴＡバッファとしての機能だけ
でなく、残りのエリアをマイクロプロセッサのプログラ
ムエリア及びワークエリアとして使用可能とし、装置の
構成チップ数の削減および、機能拡張時の融通性を持た
せることにある。
上記目的は、マイクロプロセッサが、メモリ又はＩｌｏ
をアクセスする同一サイクル内にデータをリード／ライ
トできる経路を、ファイルデータプロセッサ内に設ける
ことにより達成される。
をアクセスする同一サイクル内にデータをリード／ライ
トできる経路を、ファイルデータプロセッサ内に設ける
ことにより達成される。
ファイルデータプロセッサ（以後ＦＤＰ）内に。
マルチプレクサを設け、このマルチプレクサにより、マ
イクロプロセッサ（以後ＭＰＵ）からのデータ入出力経
路と、ディスクに対しリードライトするためのシリ−パ
ラ変換及びパラ−シリ変換への入出力経路の２つの経路
のうち１つの経路を。
イクロプロセッサ（以後ＭＰＵ）からのデータ入出力経
路と、ディスクに対しリードライトするためのシリ−パ
ラ変換及びパラ−シリ変換への入出力経路の２つの経路
のうち１つの経路を。
バッファＲＡＭへの入出力経路に接続させる。経路の選
択については切換制御部を設け、ディスクへのリードラ
イト動作中は、前記シリ−パラ変換、パラ−シリ変換の
経路とデータバッファＲＡ Ｍの入出力経路とを接続し
、ＭＰＵがデータバッファＲＡＭをアクセスするときは
、ＭＰＵからのデータ入出力経路とデータバッファＲＡ
Ｍの入出力経路を接続する機能を、前記切換制御部に行
なわせる。
択については切換制御部を設け、ディスクへのリードラ
イト動作中は、前記シリ−パラ変換、パラ−シリ変換の
経路とデータバッファＲＡ Ｍの入出力経路とを接続し
、ＭＰＵがデータバッファＲＡＭをアクセスするときは
、ＭＰＵからのデータ入出力経路とデータバッファＲＡ
Ｍの入出力経路を接続する機能を、前記切換制御部に行
なわせる。
以下、本発明の一実施例を第２図により説明する。
５ｃｓｒ（スモール・コンピュータ・システム・インタ
ーフェイス：Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙ
ｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）を有するディスク装
置のディスク制御部は、第２図に示すように、５Ｃ５Ｉ
−ＣＯＮＴＲＯＬ１６．ファイルデータプロセッサ（以
後ＦＤＰ）１７．２−７エンコーダデコーダ内蔵ＶＦＯ
（可変周波数発振器：Ｖａｒｉａｂｌｅ Ｆｒｅｑｕ
ｅｎｃｙＯｓｃｉｌｌａｔｏｒ）１９および、前記ディ
スク制御部全体とディスク装″置のメカ部をコントロー
ルするマイクロプロセッサ（以後ＭＰＵ）１．５だけで
構成できる。
ーフェイス：Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙ
ｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）を有するディスク装
置のディスク制御部は、第２図に示すように、５Ｃ５Ｉ
−ＣＯＮＴＲＯＬ１６．ファイルデータプロセッサ（以
後ＦＤＰ）１７．２−７エンコーダデコーダ内蔵ＶＦＯ
（可変周波数発振器：Ｖａｒｉａｂｌｅ Ｆｒｅｑｕ
ｅｎｃｙＯｓｃｉｌｌａｔｏｒ）１９および、前記ディ
スク制御部全体とディスク装″置のメカ部をコントロー
ルするマイクロプロセッサ（以後ＭＰＵ）１．５だけで
構成できる。
ＳＣ５Ｉ以外のインタフェースに対しては、５Ｃ５Ｉコ
ントローラを各インタフェースコントローラで代替可能
である。
ントローラを各インタフェースコントローラで代替可能
である。
Ｍ Ｉ） Ｕ １５の内部には、メカコントロールと、
ＦＤ Ｉ）にリードライト動作を行なわせたりＳＣ５Ｉ
のプロトコル処理などの基本機能を実現するためのプロ
グラムを有するＲＯＭ （Ｒｅ ａ ｄ Ｏｎ １ｙ
Ｍｅｍｏｒｙ）１５１と、スタックエリアとしての
ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃ、ｅｓｓ Ｍｅｍ
ｏｒｙ）１５２が内蔵されている。
ＦＤ Ｉ）にリードライト動作を行なわせたりＳＣ５Ｉ
のプロトコル処理などの基本機能を実現するためのプロ
グラムを有するＲＯＭ （Ｒｅ ａ ｄ Ｏｎ １ｙ
Ｍｅｍｏｒｙ）１５１と、スタックエリアとしての
ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃ、ｅｓｓ Ｍｅｍ
ｏｒｙ）１５２が内蔵されている。
またデータバッファＲＡＭ１８は、ＦＤＰによるディス
クへのリードライト動作時のデータ・バッファとして使
え、残りのエリアは、ＳＣ５Ｉ規格のインテリジェント
なコマンド処理、それに伴う異常処理のためのプログラ
ムエリアやワークエリアとして使わわる。
クへのリードライト動作時のデータ・バッファとして使
え、残りのエリアは、ＳＣ５Ｉ規格のインテリジェント
なコマンド処理、それに伴う異常処理のためのプログラ
ムエリアやワークエリアとして使わわる。
次にｌＭＰＵ１５が、前記データバッファＲＡＭ１８内
の前記プログラムをアクセスする手段およびワークエリ
ア゛としてアクセスする手段をＦＤＰの内部構成図であ
る第１図により説明する。
の前記プログラムをアクセスする手段およびワークエリ
ア゛としてアクセスする手段をＦＤＰの内部構成図であ
る第１図により説明する。
またデータバッファＲＡＭ１８へのアドレスＭＡＯ〜１
５は、ホスト−データバッファＲＡＭ間の転送アドレス
を生成するバッファポインタ１０の出力と、ディスク−
バッファＲＡＭ間の転送アドレスを生成するバッファポ
インタ１】の出力と。
５は、ホスト−データバッファＲＡＭ間の転送アドレス
を生成するバッファポインタ１０の出力と、ディスク−
バッファＲＡＭ間の転送アドレスを生成するバッファポ
インタ１】の出力と。
ＭＰＵの出力するアドレスの３つの出力を切換制御手段
７によりマルチプレクサ８によりデータバッファＲＡＭ
、１８のアドレスＭＡＯ〜１５に選択出力させる。特に
アドレスＭＡ８−１５については、ＦＤＰｌＶ内のレジ
スタ２のデータも、出力するさせることもできる。
７によりマルチプレクサ８によりデータバッファＲＡＭ
、１８のアドレスＭＡＯ〜１５に選択出力させる。特に
アドレスＭＡ８−１５については、ＦＤＰｌＶ内のレジ
スタ２のデータも、出力するさせることもできる。
前記切換制御手段７は、ディスクへのリードライト動作
中は、バッファポインタ手段１０又はバッファポインタ
１１の出力をデータバッファＲＡＭのアドレスＭＡ○−
１５に出力させ、又ＭＰＵがＦＤＰの内部レジスタに割
り当てられた特定アドレスをアクセスしたとき内部レジ
スタ２の出力をバッファＲＡＭのアドレ・スＭＡ８−１
５に出力すると同時にＭＡＳ信号からパルスを出力して
、Ｍ Ａ ８−１５に出力されたアドレスを外部ラッチ
９にセラさせる。
中は、バッファポインタ手段１０又はバッファポインタ
１１の出力をデータバッファＲＡＭのアドレスＭＡ○−
１５に出力させ、又ＭＰＵがＦＤＰの内部レジスタに割
り当てられた特定アドレスをアクセスしたとき内部レジ
スタ２の出力をバッファＲＡＭのアドレ・スＭＡ８−１
５に出力すると同時にＭＡＳ信号からパルスを出力して
、Ｍ Ａ ８−１５に出力されたアドレスを外部ラッチ
９にセラさせる。
上記以外でＭＰＵ１５がデータバッファＲＡＭ１８に対
しアクセスするときは、ＭＰＵ１５の出力するアドレス
をデータバッファＲＡＭ１８のアドレスＭＡＯ−１５に
出力させる、上記機能により、ＭＰＵ１５は、ディスク
へのリードライト動作中及びＦＤＰ１７の内部レジスタ
をアクセスする時を除く任意のタイミングにおいて、ア
ドレスを出力するサイクル中にデータバッファＲＡＭＩ
Ｂ内のデータをアクセスすることができる。
しアクセスするときは、ＭＰＵ１５の出力するアドレス
をデータバッファＲＡＭ１８のアドレスＭＡＯ−１５に
出力させる、上記機能により、ＭＰＵ１５は、ディスク
へのリードライト動作中及びＦＤＰ１７の内部レジスタ
をアクセスする時を除く任意のタイミングにおいて、ア
ドレスを出力するサイクル中にデータバッファＲＡＭＩ
Ｂ内のデータをアクセスすることができる。
レジスタ２ば、データバッファＲＡＭ１８の最上位アド
レスＭＡ１６〜２３を、ＭＰＵ１５からデータとして設
定するレジスタであり、レジスタ３はディスクへの動作
設定コマンドレジスタでありディスクへリードかライト
動作を指定するＤＲ／Ｗビットと、前記コマンドを実行
するか否かを示すためにＣＥＮＢ （Ｃｏｍｍａｎｄ
Ｅｎａｂｌｅ）ビットにより構成される。 レジス
タ３のＤＲ／Ｗビット、ＣＥＮＢビットによりリードコ
マンドが、ＭＰＵ１５によってセットされると、タイミ
ング制御１４、バッファコントロール４、シリ−パラ変
換１３．バッファポインタ１１が作動し、ディスクから
の読み出しデータが、バッファコントロール４の出力Ｄ
ＥＮＢとバッファポインタ１１の出力ＢＢ○−１５とマ
ルチプレクサ８の出力ＭＡＯ−１５と切換制御６の出力
−ＭＷＥ。
レスＭＡ１６〜２３を、ＭＰＵ１５からデータとして設
定するレジスタであり、レジスタ３はディスクへの動作
設定コマンドレジスタでありディスクへリードかライト
動作を指定するＤＲ／Ｗビットと、前記コマンドを実行
するか否かを示すためにＣＥＮＢ （Ｃｏｍｍａｎｄ
Ｅｎａｂｌｅ）ビットにより構成される。 レジス
タ３のＤＲ／Ｗビット、ＣＥＮＢビットによりリードコ
マンドが、ＭＰＵ１５によってセットされると、タイミ
ング制御１４、バッファコントロール４、シリ−パラ変
換１３．バッファポインタ１１が作動し、ディスクから
の読み出しデータが、バッファコントロール４の出力Ｄ
ＥＮＢとバッファポインタ１１の出力ＢＢ○−１５とマ
ルチプレクサ８の出力ＭＡＯ−１５と切換制御６の出力
−ＭＷＥ。
ＣＤＩによりデータバッファＲＡ、Ｍ１８に書き込まれ
る。
る。
データバッファＲＡＭ１８にデータが、ある−定量容積
されると、第３図に示すようにバッファコントロール４
の出力ＨＥＮＢにより、ホスト側へのデータ転送が、ド
ライブ側とのデータ転送とサイクルスチールで行なわれ
る。
されると、第３図に示すようにバッファコントロール４
の出力ＨＥＮＢにより、ホスト側へのデータ転送が、ド
ライブ側とのデータ転送とサイクルスチールで行なわれ
る。
前記ディスクへのリード又はライト動作以外のときは、
データバッファＲＡＭ１８へのデータ経路Ｂ Ｄ Ｏ−
７オヨヒ７ トＬ／ Ｘ Ｍ Ａ Ｏ１５は、ＭＰＵ側
に解放される。
データバッファＲＡＭ１８へのデータ経路Ｂ Ｄ Ｏ−
７オヨヒ７ トＬ／ Ｘ Ｍ Ａ Ｏ１５は、ＭＰＵ側
に解放される。
すなわち、Ｍ、ＰＵがデータバッファＲＡＭ１８への最
上位アドレスＭＡ１６〜２３を設定する場合、アドレス
（１２３４）□、（１６は１６進数であることを示す）
を出力すると同時に、最上位アドレス（ＸＸ）ｔｓを第
１図、第４図に示すように。
上位アドレスＭＡ１６〜２３を設定する場合、アドレス
（１２３４）□、（１６は１６進数であることを示す）
を出力すると同時に、最上位アドレス（ＸＸ）ｔｓを第
１図、第４図に示すように。
Ｄ○−７よりレジスタ２に、ＭＰＵのライトストローブ
−ＩＯＷにより書き込む。
−ＩＯＷにより書き込む。
次に、ＭＰＵがアドレス（１２３５）、６を出力して、
ＭＰＵのリードストローブ−ＩＯＨにより読み出すと、
アドレス（１２３５）８．がデコーダ１にてデコードさ
れ、ＣＡＥＮＢのパルスが出力される。ＣＡＥＮＢは第
５図に示す切換制御７により−ＭＡＳとして、出力され
、同時に、レジスタ２の出力ＲＯ−７が、第５図に示す
マルチプレクサ８のＭＡＳ−１５から出力される。ＭＡ
Ｓ−１５は、ラッチに接続され、前記−ＭＡＳの後エツ
ジにより、ＲＯ−７の内容が、最上位アドレスＭＡ１６
〜２３としてラッチされる。これによりデータバッファ
ＲＡＭ１８の最上位アドレスが設定される。次に、ＭＰ
Ｕが、データバッファＲＡＭ１８内のプログラムをリー
ドするときは、ＭＰＵが、リードストローブ−エ○Ｒと
、アドレス（２０００）、６ＡＯ−１５を介して出力す
る。
ＭＰＵのリードストローブ−ＩＯＨにより読み出すと、
アドレス（１２３５）８．がデコーダ１にてデコードさ
れ、ＣＡＥＮＢのパルスが出力される。ＣＡＥＮＢは第
５図に示す切換制御７により−ＭＡＳとして、出力され
、同時に、レジスタ２の出力ＲＯ−７が、第５図に示す
マルチプレクサ８のＭＡＳ−１５から出力される。ＭＡ
Ｓ−１５は、ラッチに接続され、前記−ＭＡＳの後エツ
ジにより、ＲＯ−７の内容が、最上位アドレスＭＡ１６
〜２３としてラッチされる。これによりデータバッファ
ＲＡＭ１８の最上位アドレスが設定される。次に、ＭＰ
Ｕが、データバッファＲＡＭ１８内のプログラムをリー
ドするときは、ＭＰＵが、リードストローブ−エ○Ｒと
、アドレス（２０００）、６ＡＯ−１５を介して出力す
る。
このとき、ディスクへのリード又はライトコマンドがレ
ジスタ３にセットされていないとき、バッファコントロ
ール４の出力ＤＥＮＢ、ＨＥＮＢが、“Ｌ ＯＷ ”レ
ベルであり、又ＣＡＥＮＢも” Ｌ ＯＷ ”レベルで
あるため切換制御７によりマルチプレクサ８は ＭＰＵ
の出力アドレスＡＯ−１５の（２０００）、、が、デー
タバッファＲＡＭ１８の下位および、中位アドレスとし
て、ＭＡＯ−１５から出力され、又ＭＡ１６−２３には
、前記ラッチ９の内容（ＸＸ）１ｇが出力される。また
このとき−ＩＯＨにより切換制御６から−ＭＲＤが出力
され、ＤＡＴＡ ＢＵＦＦＥＲＲＡＭｌ８からプログ
ラムデータである（ｙｙ）ｘｉがバスＢＤＯ−７に読み
出され、同時に切換制御６からのＲＤ倍信号より、マル
チプレクサ５からＢＤＯ−７に読み出されたデータ（Ｙ
Ｙ）ｘｇがＭＰＵのデータバスＤｏ−７に出力されＭＰ
Ｕ内に取り込まれる。このようにして、・ＭＰＵは、デ
ータバッファＲＡＭ１８からプログラムであるデータを
。
ジスタ３にセットされていないとき、バッファコントロ
ール４の出力ＤＥＮＢ、ＨＥＮＢが、“Ｌ ＯＷ ”レ
ベルであり、又ＣＡＥＮＢも” Ｌ ＯＷ ”レベルで
あるため切換制御７によりマルチプレクサ８は ＭＰＵ
の出力アドレスＡＯ−１５の（２０００）、、が、デー
タバッファＲＡＭ１８の下位および、中位アドレスとし
て、ＭＡＯ−１５から出力され、又ＭＡ１６−２３には
、前記ラッチ９の内容（ＸＸ）１ｇが出力される。また
このとき−ＩＯＨにより切換制御６から−ＭＲＤが出力
され、ＤＡＴＡ ＢＵＦＦＥＲＲＡＭｌ８からプログ
ラムデータである（ｙｙ）ｘｉがバスＢＤＯ−７に読み
出され、同時に切換制御６からのＲＤ倍信号より、マル
チプレクサ５からＢＤＯ−７に読み出されたデータ（Ｙ
Ｙ）ｘｇがＭＰＵのデータバスＤｏ−７に出力されＭＰ
Ｕ内に取り込まれる。このようにして、・ＭＰＵは、デ
ータバッファＲＡＭ１８からプログラムであるデータを
。
ＭＰＵの１つのリードサイクル内に読み出すことができ
る。
る。
また、ＭＰＵが、データバッファＲＡＭ１８をワークエ
リアとして使うためにデータを書き込むときは、第１図
、第４図より前述の逆の経路で、−ｒｏｗ、−ＭＷＥに
よりデータを１つのライトサイクル内にデータバッファ
ＲＡＭ１８に書き込むことができる。
リアとして使うためにデータを書き込むときは、第１図
、第４図より前述の逆の経路で、−ｒｏｗ、−ＭＷＥに
よりデータを１つのライトサイクル内にデータバッファ
ＲＡＭ１８に書き込むことができる。
本発明によれば、データバッファＲＡＭを、ディスクへ
のリードライト時のデータバッファの用途だけでなく、
残りのエリアをＭＰＵのプログラムエリア及びワークエ
リアとして活用できるため、ディスク制御部の構成チッ
プ数を、２つ削減でき低コスト化が実現できる。
のリードライト時のデータバッファの用途だけでなく、
残りのエリアをＭＰＵのプログラムエリア及びワークエ
リアとして活用できるため、ディスク制御部の構成チッ
プ数を、２つ削減でき低コスト化が実現できる。
またディスク上に書き込まれたＭＰＵのプログラムをデ
ィスクへのリードコマンドにより、データバッファＲＡ
Ｍに読み出すことにより以後ＭＰＵは、データバッファ
Ｒ，Ａ Ｍ内のプログラムにより処理を行なうことがで
きる。
ィスクへのリードコマンドにより、データバッファＲＡ
Ｍに読み出すことにより以後ＭＰＵは、データバッファ
Ｒ，Ａ Ｍ内のプログラムにより処理を行なうことがで
きる。
この場合、機能拡張時にプログラムを変更するときは、
ディスク内に書き込まれていたプログラムを、ディスク
ライトコマンドで変更するだけで対応でき１機能拡張の
点で融通性が広がる効果がある。
ディスク内に書き込まれていたプログラムを、ディスク
ライトコマンドで変更するだけで対応でき１機能拡張の
点で融通性が広がる効果がある。
第１図は本発明のＦＤＰの内部の一実施例を示す構成図
。 第２図は本発明を使ったディスク制御部の構成図。 第３図はデイスクリードコマンド動作タイミングを示す
タイミング・チャート。 第４図はＭＰＵのデータ・バッファＲＡＭアクセスタイ
ミングを示すタイミング・チャー１〜。 第５図は切換制御７およびマルチプレクサ８の内部構成
の一実施例を示す図。 第６図は切換制御６の内部構成の一実施例を示す図。 第７図はマルチプレクサ５の内部構成の一実施例を示す
図である。 １・・・デコーダ ２・・・レジスタ ３・・・レジス
タ４・・・バッファコントロール ５・・・マルチプレ
クサ７・・・切換制御 ８・・・マルチプレクサ９・・
・ラッチ １０・・・バッファポインタ１１・・・バッ
ファポインタ １２・・・パラ−シリ変換１３・・・シ
リ−パラ変換 １４・・タイミング制御、１５・・・マ
イクロプロセッサ（ＭＰＵ）１６・・５ＣＳＩ Ｃ０
ＮＴＲ０Ｌ １７・・・ファイルデータプロセッサ（
ＦＤＰ） １８・・・ＤＡＴＡＢＵＦＦＥＲＲＡＭ
１９・・・２−７エンコーダデコーダ内蔵ＶＦＯ ７ｆ３ｆｉＱ−１，ｆ ＤＩ （Ｈｘｘｏ）ｔ６ （Ｈｘｘｚ）ｔｔ （Ｈｘｘ４−）、（ ＢＤＯ−’／ 稟 斗 嵩 図 嶌 聞 第 図 Ｌ Ｊ
。 第２図は本発明を使ったディスク制御部の構成図。 第３図はデイスクリードコマンド動作タイミングを示す
タイミング・チャート。 第４図はＭＰＵのデータ・バッファＲＡＭアクセスタイ
ミングを示すタイミング・チャー１〜。 第５図は切換制御７およびマルチプレクサ８の内部構成
の一実施例を示す図。 第６図は切換制御６の内部構成の一実施例を示す図。 第７図はマルチプレクサ５の内部構成の一実施例を示す
図である。 １・・・デコーダ ２・・・レジスタ ３・・・レジス
タ４・・・バッファコントロール ５・・・マルチプレ
クサ７・・・切換制御 ８・・・マルチプレクサ９・・
・ラッチ １０・・・バッファポインタ１１・・・バッ
ファポインタ １２・・・パラ−シリ変換１３・・・シ
リ−パラ変換 １４・・タイミング制御、１５・・・マ
イクロプロセッサ（ＭＰＵ）１６・・５ＣＳＩ Ｃ０
ＮＴＲ０Ｌ １７・・・ファイルデータプロセッサ（
ＦＤＰ） １８・・・ＤＡＴＡＢＵＦＦＥＲＲＡＭ
１９・・・２−７エンコーダデコーダ内蔵ＶＦＯ ７ｆ３ｆｉＱ−１，ｆ ＤＩ （Ｈｘｘｏ）ｔ６ （Ｈｘｘｚ）ｔｔ （Ｈｘｘ４−）、（ ＢＤＯ−’／ 稟 斗 嵩 図 嶌 聞 第 図 Ｌ Ｊ
Claims (1)
- 【特許請求の範囲】 １、ホストインターフェイス、マイクロプロセッサ、フ
ァイルデータプロセッサ（ＦＤＰ）、データバッファＲ
ＡＭよりなるディスク制御装置において、ファイルデー
タプロセッサ内に、マイクロプロセッサからのデータバ
ス、アドレスバスをデータバッファＲＡＭに接続する経
路を設けたことを特徴とするディスク制御装置。 ２、前記ファイルデータプロセッサ内に、前記ブッファ
ＲＡＭを介してハードディスクにリードライトするデー
タ経路と、前記マイクロプロセッサが前記バッファＲＡ
Ｍをアクセスする経路を個別に設け、その２つの経路を
、切換制御回路を設けて、前記ハードディスクにリード
又はライトする時以外は、前記マイクロプロセッサが、
前記バッファＲＡＭに対し、アクセスできることを特徴
とする請求項１記載のディスク制御装置。 ３、前記ファイルデータプロセッサ内に、前記データバ
ッファＲＡＭを介して、ハードディスクにリード又はラ
イトするときの前記データバッファＲＡＭに対するアド
レス生成と、前記データバッファＲＡＭを介してホスト
とデータ転送を行なうときの前記データバッファＲＡＭ
に対するアドレス生成以外に、前記マイクロプロセッサ
が前記データバッファＲＡＭをアクセスするときの前記
マイクロプロセッサが出力したアドレスを前記データバ
ッファＲＡＭに出力する経路を、前記ファイルデータプ
ロセッサ内に設け、又上記３種類のアドレスを切換えて
前記データバッファＲＡＭに出力する切換制御を前記フ
ァイルデータプロセッサ内に設けたことを特徴とする請
求項１記載のディスク制御装置。 ４、前記データバッファＲＡＭの用途として、データバ
ッファの用途に加え、残りのエリアを前記マイクロプロ
セッサの制御プログラムの格納エリア又はワークエリア
として兼用して使用することを特徴とする請求項１記載
のディスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20200188A JPH0251724A (ja) | 1988-08-15 | 1988-08-15 | ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20200188A JPH0251724A (ja) | 1988-08-15 | 1988-08-15 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251724A true JPH0251724A (ja) | 1990-02-21 |
Family
ID=16450288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20200188A Pending JPH0251724A (ja) | 1988-08-15 | 1988-08-15 | ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625840A (en) * | 1992-11-18 | 1997-04-29 | International Business Machines Corporation | Programmable external storage control apparatus |
| US7554830B2 (en) | 2001-06-11 | 2009-06-30 | Renesas Technology Corp. | Semiconductor device with non-volatile memory and random access memory |
| JP2010225161A (ja) * | 2010-04-13 | 2010-10-07 | Renesas Electronics Corp | 半導体記憶装置 |
-
1988
- 1988-08-15 JP JP20200188A patent/JPH0251724A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625840A (en) * | 1992-11-18 | 1997-04-29 | International Business Machines Corporation | Programmable external storage control apparatus |
| US7554830B2 (en) | 2001-06-11 | 2009-06-30 | Renesas Technology Corp. | Semiconductor device with non-volatile memory and random access memory |
| US7872895B2 (en) | 2001-06-11 | 2011-01-18 | Renesas Electronics Corporation | Semiconductor device with non-volatile memory and random access memory |
| US8432716B2 (en) | 2001-06-11 | 2013-04-30 | Renesas Electronics Corporation | Semiconductor device with non-volatile memory and random access memory |
| JP2010225161A (ja) * | 2010-04-13 | 2010-10-07 | Renesas Electronics Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7907469B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| JPH0251724A (ja) | ディスク制御装置 | |
| US6912173B2 (en) | Method and system for fast memory access | |
| KR970076214A (ko) | 마이크로 프로세서와 메모리간의 데이타 인터페이스 방법 | |
| JP2004127305A (ja) | メモリ制御装置 | |
| JP2002163887A (ja) | シンクロナスｄｒａｍ | |
| US7729198B2 (en) | Synchronous memory circuit | |
| JP4015867B2 (ja) | アドレス信号出力装置 | |
| KR100228481B1 (ko) | 메모리 뱅크 확장장치 | |
| JPH0525331B2 (ja) | ||
| JPH04106793A (ja) | メモリインタフェース回路 | |
| KR900002496Y1 (ko) | 메모리 영역 확장 회로 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| JPH01287767A (ja) | Ｒａｍの制御回路 | |
| JPH04247540A (ja) | メモリ間ブロック転送方式 | |
| JPS61220042A (ja) | メモリアクセス制御方式 | |
| JPH0259551B2 (ja) | ||
| JPH06301629A (ja) | 主記憶装置 | |
| JPS62217483A (ja) | メモリ装置 | |
| JPH0477948A (ja) | メモリアクセス制御方式およびそれを用いた情報処理装置 | |
| JPH0279149A (ja) | 記録装置のデータ転送方式 | |
| JPH05298177A (ja) | 主記憶回路アクセス制御方式 |