JPH05298177A - 主記憶回路アクセス制御方式 - Google Patents
主記憶回路アクセス制御方式Info
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- JPH05298177A JPH05298177A JP4126804A JP12680492A JPH05298177A JP H05298177 A JPH05298177 A JP H05298177A JP 4126804 A JP4126804 A JP 4126804A JP 12680492 A JP12680492 A JP 12680492A JP H05298177 A JPH05298177 A JP H05298177A
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Abstract
(57)【要約】
【目的】 データの読出し／書込みと命令の読出しとを
それぞれ独立させて、高速なアクセス（ＣＰＵによる主
記憶回路に対するアクセス）を可能にする。 【構成】 主記憶回路２は、ＤＰＤＲＡＭによって実現
される。タイミング制御回路３は、ＣＰＵ１による主記
憶回路２に対するデータの読出し／書込みが行われる際
に、データ用アドレス比較器４による比較結果等に基づ
き、ランダムポートを用いた連続アドレスによる読出し
／書込みまたはランダムポートを用いた新規アドレスに
よる読出し／書込みを主記憶回路２に対して指示する。
また、タイミング制御回路３は、ＣＰＵ１による主記憶
回路２に対する命令の読出しが行われる際に、命令用ア
ドレス比較器６による比較結果に基づき、シリアルポー
トを用いた連続アドレスによる読出しまたはシリアルポ
ートを用いた新規アドレスによる読出しを主記憶回路２
に対して指示する。
それぞれ独立させて、高速なアクセス（ＣＰＵによる主
記憶回路に対するアクセス）を可能にする。 【構成】 主記憶回路２は、ＤＰＤＲＡＭによって実現
される。タイミング制御回路３は、ＣＰＵ１による主記
憶回路２に対するデータの読出し／書込みが行われる際
に、データ用アドレス比較器４による比較結果等に基づ
き、ランダムポートを用いた連続アドレスによる読出し
／書込みまたはランダムポートを用いた新規アドレスに
よる読出し／書込みを主記憶回路２に対して指示する。
また、タイミング制御回路３は、ＣＰＵ１による主記憶
回路２に対する命令の読出しが行われる際に、命令用ア
ドレス比較器６による比較結果に基づき、シリアルポー
トを用いた連続アドレスによる読出しまたはシリアルポ
ートを用いた新規アドレスによる読出しを主記憶回路２
に対して指示する。
Description
【０００１】
【産業上の利用分野】本発明は主記憶回路アクセス制御
方式に関し、特に１つのデータ入出力ポートを有するＣ
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ。中央処理装置）が主記憶回路（ＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）に
よって実現される主記憶回路）をアクセス（読出し／書
込み）する際の制御を行う主記憶回路アクセス制御方式
に関する。
方式に関し、特に１つのデータ入出力ポートを有するＣ
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ。中央処理装置）が主記憶回路（ＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）に
よって実現される主記憶回路）をアクセス（読出し／書
込み）する際の制御を行う主記憶回路アクセス制御方式
に関する。
【０００２】
【従来の技術】図２は、従来のこの種の主記憶回路アク
セス制御方式の一例の構成を示すブロック図である。こ
の主記憶回路アクセス制御方式は、ＤＲＡＭ制御回路２
００と、１つのデータ入出力ポートを有するＣＰＵ２０
１と、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）クロックの１回の出力の間（ＲＡＳクロックを活性
化している間）にＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）クロックの出力を２回以上繰り返す
ことで連続アクセス（アドレスに関して連続的なアクセ
ス）を可能にする動作である「高速ページモード動作」
による読出し／書込みが可能なポートを有するＤＲＡＭ
によって実現される主記憶回路２０２とを含んで構成さ
れている。
セス制御方式の一例の構成を示すブロック図である。こ
の主記憶回路アクセス制御方式は、ＤＲＡＭ制御回路２
００と、１つのデータ入出力ポートを有するＣＰＵ２０
１と、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）クロックの１回の出力の間（ＲＡＳクロックを活性
化している間）にＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）クロックの出力を２回以上繰り返す
ことで連続アクセス（アドレスに関して連続的なアクセ
ス）を可能にする動作である「高速ページモード動作」
による読出し／書込みが可能なポートを有するＤＲＡＭ
によって実現される主記憶回路２０２とを含んで構成さ
れている。
【０００３】ＤＲＡＭ制御回路２００は、タイミング制
御回路２０３と、アドレス比較器２０４と、アドレスラ
ッチ２０５と、アドレス制御回路２０８と、データバッ
ファ２０９とを含んで構成されている。
御回路２０３と、アドレス比較器２０４と、アドレスラ
ッチ２０５と、アドレス制御回路２０８と、データバッ
ファ２０９とを含んで構成されている。
【０００４】ＤＲＡＭ制御回路２００内のアドレス比較
器２０４は、ＣＰＵ２０１が主記憶回路２０２に対して
データの読出し／書込みまたは命令の読出しを行う際
（コマンドバスを介してタイミング制御回路２０３にデ
ータの読出し／書込みまたは命令の読出しを指示するコ
マンドが与えられた際）に、アドレスラッチ２０５に格
納されている読出し／書込みアドレス（前回のデータの
読出し／書込みまたは命令の読出しに係る読出し／書込
みアドレス）とアドレスバス上の読出し／書込みアドレ
ス（今回のデータの読出し／書込みまたは命令の読出し
に係る読出し／書込みアドレス）との比較（両方の読出
し／書込みアドレスが連続しているか否かの判定）を行
う。
器２０４は、ＣＰＵ２０１が主記憶回路２０２に対して
データの読出し／書込みまたは命令の読出しを行う際
（コマンドバスを介してタイミング制御回路２０３にデ
ータの読出し／書込みまたは命令の読出しを指示するコ
マンドが与えられた際）に、アドレスラッチ２０５に格
納されている読出し／書込みアドレス（前回のデータの
読出し／書込みまたは命令の読出しに係る読出し／書込
みアドレス）とアドレスバス上の読出し／書込みアドレ
ス（今回のデータの読出し／書込みまたは命令の読出し
に係る読出し／書込みアドレス）との比較（両方の読出
し／書込みアドレスが連続しているか否かの判定）を行
う。
【０００５】両方の読出し／書込みアドレスが連続して
いる場合には、タイミング制御回路２０３は、連続アド
レス（前回のデータの読出し／書込みまたは命令の読出
しに係る読出し／書込みアドレスに連続するアドレス）
による読出し／書込みを指示する（ＲＡＳクロック線上
のＲＡＳクロックを活性化したままＣＡＳクロック線上
のＣＡＳクロックを出力し、アクセスの種別が「書込
み」である場合にはＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
クロック線上のＷＥクロックを出力する）。これによ
り、高速ページモード動作による読出し／書込みを主記
憶回路２０２のポートに行わせることができる。
いる場合には、タイミング制御回路２０３は、連続アド
レス（前回のデータの読出し／書込みまたは命令の読出
しに係る読出し／書込みアドレスに連続するアドレス）
による読出し／書込みを指示する（ＲＡＳクロック線上
のＲＡＳクロックを活性化したままＣＡＳクロック線上
のＣＡＳクロックを出力し、アクセスの種別が「書込
み」である場合にはＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
クロック線上のＷＥクロックを出力する）。これによ
り、高速ページモード動作による読出し／書込みを主記
憶回路２０２のポートに行わせることができる。
【０００６】両方の読出し／書込みアドレスが連続して
いない場合には、タイミング制御回路２０３は、新規ア
ドレス（前回のデータの読出し／書込みまたは命令の読
出しに係る読出し／書込みアドレスとは無関係な新たな
アドレス）による読出し／書込みを指示する（ＲＡＳク
ロック線上のＲＡＳクロックを一旦活性化してから再び
活性化し（新しいＲＡＳクロックを出力し）、ＣＡＳク
ロック線上のＣＡＳクロックを出力し、アクセスの種別
が「書込み」である場合にはＷＥクロック線上のＷＥク
ロックを出力する）。
いない場合には、タイミング制御回路２０３は、新規ア
ドレス（前回のデータの読出し／書込みまたは命令の読
出しに係る読出し／書込みアドレスとは無関係な新たな
アドレス）による読出し／書込みを指示する（ＲＡＳク
ロック線上のＲＡＳクロックを一旦活性化してから再び
活性化し（新しいＲＡＳクロックを出力し）、ＣＡＳク
ロック線上のＣＡＳクロックを出力し、アクセスの種別
が「書込み」である場合にはＷＥクロック線上のＷＥク
ロックを出力する）。
【０００７】一方、アドレス制御回路２０８は、アドレ
スバス上の読出し／書込みアドレスに基づいてＲＡＳア
ドレスおよびＣＡＳアドレス（連続アドレスによる読出
し／書込みが行われる場合にはＣＡＳアドレスのみ）を
生成し、上述のＲＡＳクロックおよびＣＡＳクロックの
出力のタイミングに合わせてＤＲＡＭアドレスバス上に
当該ＲＡＳアドレスおよびＣＡＳアドレス（連続アドレ
スによる読出し／書込みが行われる場合にはＣＡＳアド
レスのみ）を出力する。
スバス上の読出し／書込みアドレスに基づいてＲＡＳア
ドレスおよびＣＡＳアドレス（連続アドレスによる読出
し／書込みが行われる場合にはＣＡＳアドレスのみ）を
生成し、上述のＲＡＳクロックおよびＣＡＳクロックの
出力のタイミングに合わせてＤＲＡＭアドレスバス上に
当該ＲＡＳアドレスおよびＣＡＳアドレス（連続アドレ
スによる読出し／書込みが行われる場合にはＣＡＳアド
レスのみ）を出力する。
【０００８】さらに、タイミング制御回路２０３は、デ
ータバッファ２０９をイネーブル状態にし、データバス
およびデータバッファ２０９を介してＣＰＵ２０１と主
記憶回路２０２のポートとの間でのデータの読出し／書
込みまたは命令の読出しを実現する。
ータバッファ２０９をイネーブル状態にし、データバス
およびデータバッファ２０９を介してＣＰＵ２０１と主
記憶回路２０２のポートとの間でのデータの読出し／書
込みまたは命令の読出しを実現する。
【０００９】このように、従来の主記憶回路アクセス制
御方式では、ＣＰＵ（図２ではＣＰＵ２０１）による主
記憶回路（図２では主記憶回路２０２）に対するデータ
の読出し／書込みと命令の読出しとが主記憶回路の同一
のポートが用いられて行われていた。
御方式では、ＣＰＵ（図２ではＣＰＵ２０１）による主
記憶回路（図２では主記憶回路２０２）に対するデータ
の読出し／書込みと命令の読出しとが主記憶回路の同一
のポートが用いられて行われていた。
【００１０】なお、一般に、主記憶回路において、デー
タと命令との格納領域は異なっており、両者のアドレス
が連続することはない。
タと命令との格納領域は異なっており、両者のアドレス
が連続することはない。
【００１１】
【発明が解決しようとする課題】上述した従来の主記憶
回路アクセス制御方式では、ＣＰＵ（図２ではＣＰＵ２
０１）による主記憶回路（図２では主記憶回路２０２）
に対するデータの読出し／書込みと命令の読出しとが主
記憶回路の同一のポートが用いられて行われているの
で、データの読出し／書込みと命令の読出しとが混在す
るアクセスが行われた場合に、当該ポートが高速ページ
モード動作による読出し／書込みが可能なポートであっ
ても、連続アクセスとなる頻度が少なくなるという問題
点があった。例えば、「データの読出し／書込み」→
「命令の読出し」→「データの読出し／書込み」という
態様でアクセスが行われる場合には、「命令の読出し」
の前後の２回の「データの読出し／書込み」における読
出し／書込みアドレスが連続していても、高速ページモ
ード動作を用いることができなかった。
回路アクセス制御方式では、ＣＰＵ（図２ではＣＰＵ２
０１）による主記憶回路（図２では主記憶回路２０２）
に対するデータの読出し／書込みと命令の読出しとが主
記憶回路の同一のポートが用いられて行われているの
で、データの読出し／書込みと命令の読出しとが混在す
るアクセスが行われた場合に、当該ポートが高速ページ
モード動作による読出し／書込みが可能なポートであっ
ても、連続アクセスとなる頻度が少なくなるという問題
点があった。例えば、「データの読出し／書込み」→
「命令の読出し」→「データの読出し／書込み」という
態様でアクセスが行われる場合には、「命令の読出し」
の前後の２回の「データの読出し／書込み」における読
出し／書込みアドレスが連続していても、高速ページモ
ード動作を用いることができなかった。
【００１２】本発明の目的は、上述の点に鑑み、データ
の読出し／書込みと命令の読出しとが混在するアクセス
（ＣＰＵによる主記憶回路に対するアクセス）が行われ
る場合に、データの読出し／書込みと命令の読出しとを
それぞれ独立させて、高速なアクセスを可能にする主記
憶回路アクセス制御方式を提供することにある。
の読出し／書込みと命令の読出しとが混在するアクセス
（ＣＰＵによる主記憶回路に対するアクセス）が行われ
る場合に、データの読出し／書込みと命令の読出しとを
それぞれ独立させて、高速なアクセスを可能にする主記
憶回路アクセス制御方式を提供することにある。
【００１３】
【課題を解決するための手段】本発明の主記憶回路アク
セス制御方式は、１つのデータ入出力ポートを有するＣ
ＰＵが主記憶回路をアクセスする際の制御を行う主記憶
回路アクセス制御方式において、高速ページモード動作
による読出し／書込みが可能なランダムポートおよびシ
リアルクロックの入力に基づく連続的な読出しが可能な
シリアルポートを有するＤＰＤＲＡＭによって実現され
る前記主記憶回路と、前記ＣＰＵによる前記主記憶回路
に対する前回のデータの読出し／書込みに係る読出し／
書込みアドレスを格納するデータ用アドレスラッチと、
前記ＣＰＵによる前記主記憶回路に対する前回の命令の
読出しに係る読出しアドレスを格納する命令用アドレス
ラッチと、前記ＣＰＵが前記主記憶回路に対してデータ
の読出し／書込みを行う際に前記データ用アドレスラッ
チに格納されている前回のデータの読出し／書込みに係
る読出し／書込みアドレスと今回のデータの読出し／書
込みに係る読出し／書込みアドレスとを比較するデータ
用アドレス比較器と、前記ＣＰＵが前記主記憶回路に対
して命令の読出しを行う際に前記命令用アドレスラッチ
に格納されている前回の命令の読出しに係る読出しアド
レスと今回の命令の読出しに係る読出しアドレスとを比
較する命令用アドレス比較器と、前記ＣＰＵが前記主記
憶回路に対してデータの読出し／書込みを行う際に前記
データ用アドレス比較器による比較結果および前回の命
令の読出し時における前記命令用アドレス比較器による
比較結果に基づいてランダムポートを用いた連続アドレ
スによる読出し／書込みおよびランダムポートを用いた
新規アドレスによる読出し／書込みのいずれかを前記主
記憶回路に対して指示し前記ＣＰＵが前記主記憶回路に
対して命令の読出しを行う際に前記命令用アドレス比較
器による比較結果に基づいてシリアルポートを用いた連
続アドレスによる読出しおよびシリアルポートを用いた
新規アドレスによる読出しのいずれかを前記主記憶回路
に対して指示するタイミング制御回路とを有する。
セス制御方式は、１つのデータ入出力ポートを有するＣ
ＰＵが主記憶回路をアクセスする際の制御を行う主記憶
回路アクセス制御方式において、高速ページモード動作
による読出し／書込みが可能なランダムポートおよびシ
リアルクロックの入力に基づく連続的な読出しが可能な
シリアルポートを有するＤＰＤＲＡＭによって実現され
る前記主記憶回路と、前記ＣＰＵによる前記主記憶回路
に対する前回のデータの読出し／書込みに係る読出し／
書込みアドレスを格納するデータ用アドレスラッチと、
前記ＣＰＵによる前記主記憶回路に対する前回の命令の
読出しに係る読出しアドレスを格納する命令用アドレス
ラッチと、前記ＣＰＵが前記主記憶回路に対してデータ
の読出し／書込みを行う際に前記データ用アドレスラッ
チに格納されている前回のデータの読出し／書込みに係
る読出し／書込みアドレスと今回のデータの読出し／書
込みに係る読出し／書込みアドレスとを比較するデータ
用アドレス比較器と、前記ＣＰＵが前記主記憶回路に対
して命令の読出しを行う際に前記命令用アドレスラッチ
に格納されている前回の命令の読出しに係る読出しアド
レスと今回の命令の読出しに係る読出しアドレスとを比
較する命令用アドレス比較器と、前記ＣＰＵが前記主記
憶回路に対してデータの読出し／書込みを行う際に前記
データ用アドレス比較器による比較結果および前回の命
令の読出し時における前記命令用アドレス比較器による
比較結果に基づいてランダムポートを用いた連続アドレ
スによる読出し／書込みおよびランダムポートを用いた
新規アドレスによる読出し／書込みのいずれかを前記主
記憶回路に対して指示し前記ＣＰＵが前記主記憶回路に
対して命令の読出しを行う際に前記命令用アドレス比較
器による比較結果に基づいてシリアルポートを用いた連
続アドレスによる読出しおよびシリアルポートを用いた
新規アドレスによる読出しのいずれかを前記主記憶回路
に対して指示するタイミング制御回路とを有する。
【００１４】
【作用】本発明の主記憶回路アクセス制御方式では、主
記憶回路が高速ページモード動作による読出し／書込み
が可能なランダムポートおよびシリアルクロックの入力
に基づく連続的な読出しが可能なシリアルポートを有す
るＤＰＤＲＡＭによって実現され、データ用アドレスラ
ッチがＣＰＵによる主記憶回路に対する前回のデータの
読出し／書込みに係る読出し／書込みアドレスを格納
し、命令用アドレスラッチがＣＰＵによる主記憶回路に
対する前回の命令の読出しに係る読出しアドレスを格納
し、データ用アドレス比較器がＣＰＵによる主記憶回路
に対するデータの読出し／書込みが行われる際にデータ
用アドレスラッチに格納されている前回のデータの読出
し／書込みに係る読出し／書込みアドレスと今回のデー
タの読出し／書込みに係る読出し／書込みアドレスとを
比較し、命令用アドレス比較器がＣＰＵによる主記憶回
路に対する命令の読出しが行われる際に命令用アドレス
ラッチに格納されている前回の命令の読出しに係る読出
しアドレスと今回の命令の読出しに係る読出しアドレス
とを比較し、タイミング制御回路がＣＰＵによる主記憶
回路に対するデータの読出し／書込みが行われる際にデ
ータ用アドレス比較器による比較結果および前回の命令
の読出し時における命令用アドレス比較器による比較結
果に基づいてランダムポートを用いた連続アドレスによ
る読出し／書込みおよびランダムポートを用いた新規ア
ドレスによる読出し／書込みのいずれかを主記憶回路に
対して指示しＣＰＵによる主記憶回路に対する命令の読
出しが行われる際に命令用アドレス比較器による比較結
果に基づいてシリアルポートを用いた連続アドレスによ
る読出しおよびシリアルポートを用いた新規アドレスに
よる読出しのいずれかを主記憶回路に対して指示する。
記憶回路が高速ページモード動作による読出し／書込み
が可能なランダムポートおよびシリアルクロックの入力
に基づく連続的な読出しが可能なシリアルポートを有す
るＤＰＤＲＡＭによって実現され、データ用アドレスラ
ッチがＣＰＵによる主記憶回路に対する前回のデータの
読出し／書込みに係る読出し／書込みアドレスを格納
し、命令用アドレスラッチがＣＰＵによる主記憶回路に
対する前回の命令の読出しに係る読出しアドレスを格納
し、データ用アドレス比較器がＣＰＵによる主記憶回路
に対するデータの読出し／書込みが行われる際にデータ
用アドレスラッチに格納されている前回のデータの読出
し／書込みに係る読出し／書込みアドレスと今回のデー
タの読出し／書込みに係る読出し／書込みアドレスとを
比較し、命令用アドレス比較器がＣＰＵによる主記憶回
路に対する命令の読出しが行われる際に命令用アドレス
ラッチに格納されている前回の命令の読出しに係る読出
しアドレスと今回の命令の読出しに係る読出しアドレス
とを比較し、タイミング制御回路がＣＰＵによる主記憶
回路に対するデータの読出し／書込みが行われる際にデ
ータ用アドレス比較器による比較結果および前回の命令
の読出し時における命令用アドレス比較器による比較結
果に基づいてランダムポートを用いた連続アドレスによ
る読出し／書込みおよびランダムポートを用いた新規ア
ドレスによる読出し／書込みのいずれかを主記憶回路に
対して指示しＣＰＵによる主記憶回路に対する命令の読
出しが行われる際に命令用アドレス比較器による比較結
果に基づいてシリアルポートを用いた連続アドレスによ
る読出しおよびシリアルポートを用いた新規アドレスに
よる読出しのいずれかを主記憶回路に対して指示する。
【００１５】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１６】図１は、本発明の主記憶回路アクセス制御
方式の一実施例の構成を示すブロック図である。本実施
例の主記憶回路アクセス制御方式は、１つのデータ入出
力ポートを有するＣＰＵ１と、高速ページモード動作に
よる読出し／書込みが可能なランダムポートおよびシリ
アルクロックの入力に基づく連続的な読出しが可能なシ
リアルポートを有するＤＰＤＲＡＭ（Ｄｕａｌ Ｐｏｒ
ｔ ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）によって実現される主記憶回路２と、データ
バス１１と、リード／ライトデータバス１２と、リード
データバス１３と、アドレスバス１４と、コマンドバス
１７と、ＲＡＳクロック線１８と、ＣＡＳクロック線１
９と、ＷＥクロック線２０と、シリアルクロック線２１
と、ＤＰＤＲＡＭアドレスバス２２と、ＤＰＤＲＡＭ制
御回路１００とを含んで構成されている。
方式の一実施例の構成を示すブロック図である。本実施
例の主記憶回路アクセス制御方式は、１つのデータ入出
力ポートを有するＣＰＵ１と、高速ページモード動作に
よる読出し／書込みが可能なランダムポートおよびシリ
アルクロックの入力に基づく連続的な読出しが可能なシ
リアルポートを有するＤＰＤＲＡＭ（Ｄｕａｌ Ｐｏｒ
ｔ ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）によって実現される主記憶回路２と、データ
バス１１と、リード／ライトデータバス１２と、リード
データバス１３と、アドレスバス１４と、コマンドバス
１７と、ＲＡＳクロック線１８と、ＣＡＳクロック線１
９と、ＷＥクロック線２０と、シリアルクロック線２１
と、ＤＰＤＲＡＭアドレスバス２２と、ＤＰＤＲＡＭ制
御回路１００とを含んで構成されている。
【００１７】ＤＰＤＲＡＭ制御回路１００は、タイミン
グ制御回路３と、データ用アドレス比較器４と、データ
用アドレスラッチ５と、命令用アドレス比較器６と、命
令用アドレスラッチ７と、アドレス制御回路８と、デー
タ用データバッファ９と、命令用データバッファ１０
と、データアドレス判定線１５と、命令アドレス判定線
１６と、データ用データバッファイネーブル信号線２３
と、命令用データバッファイネーブル信号線２４と、ア
ドレス切替え指示線２５とを含んで構成されている。
グ制御回路３と、データ用アドレス比較器４と、データ
用アドレスラッチ５と、命令用アドレス比較器６と、命
令用アドレスラッチ７と、アドレス制御回路８と、デー
タ用データバッファ９と、命令用データバッファ１０
と、データアドレス判定線１５と、命令アドレス判定線
１６と、データ用データバッファイネーブル信号線２３
と、命令用データバッファイネーブル信号線２４と、ア
ドレス切替え指示線２５とを含んで構成されている。
【００１８】次に、このように構成された本実施例の主
記憶回路アクセス制御方式の動作について説明する。
記憶回路アクセス制御方式の動作について説明する。
【００１９】第１に、ＣＰＵ１がＤＰＤＲＡＭ制御回路
１００に対してコマンドバス１７を介して「主記憶回路
２内のデータの読出し／書込みを指示するコマンド」を
発行した場合の動作について説明する。なお、ＣＰＵ１
はアドレスバス１４上に当該読出し／書込みに係る読出
し／書込みアドレスを出力する。
１００に対してコマンドバス１７を介して「主記憶回路
２内のデータの読出し／書込みを指示するコマンド」を
発行した場合の動作について説明する。なお、ＣＰＵ１
はアドレスバス１４上に当該読出し／書込みに係る読出
し／書込みアドレスを出力する。
【００２０】この場合には、ＤＰＤＲＡＭ制御回路１０
０内のデータ用アドレス比較器４は、今回のデータの読
出し／書込みに係る読出し／書込みアドレスとデータ用
アドレスラッチ５に格納されている読出し／書込みアド
レス（前回のデータの読出し／書込みに係る読出し／書
込みアドレス）との比較（両者が連続しているか否かの
判定）を行い、その比較結果（両者が連続しているか否
かを示す情報）をデータアドレス判定線１５上に出力す
る。
０内のデータ用アドレス比較器４は、今回のデータの読
出し／書込みに係る読出し／書込みアドレスとデータ用
アドレスラッチ５に格納されている読出し／書込みアド
レス（前回のデータの読出し／書込みに係る読出し／書
込みアドレス）との比較（両者が連続しているか否かの
判定）を行い、その比較結果（両者が連続しているか否
かを示す情報）をデータアドレス判定線１５上に出力す
る。
【００２１】タイミング制御回路３（タイミング制御回
路３はコマンドバス１７上のコマンドにより「データの
読出し／書込み」を行うべきであることを認識してい
る）は、データ用アドレス比較器４による比較結果をデ
ータアドレス判定線１５を介して受け取り、その比較結
果等に基づいて以下の〜に示す内容にクロックの出
力の制御内容を決定する。なお、ＲＡＳクロック線１８
上のＲＡＳクロックは前回のアクセスが終了しても活性
化されたまま（出力状態を保持したまま）になってい
る。
路３はコマンドバス１７上のコマンドにより「データの
読出し／書込み」を行うべきであることを認識してい
る）は、データ用アドレス比較器４による比較結果をデ
ータアドレス判定線１５を介して受け取り、その比較結
果等に基づいて以下の〜に示す内容にクロックの出
力の制御内容を決定する。なお、ＲＡＳクロック線１８
上のＲＡＳクロックは前回のアクセスが終了しても活性
化されたまま（出力状態を保持したまま）になってい
る。
【００２２】 比較結果が「連続」（比較対象の両方
の読出し／書込みアドレスが連続している状態）であり
アクセスの種別が「読出し」である場合には、ＲＡＳク
ロック線１８上のＲＡＳクロックを活性化したままＣＡ
Ｓクロック線１９上のＣＡＳクロックを出力（活性化）
することによって、ランダムポートを用いた連続アドレ
ス（前回のデータの読出し／書込みに係る読出し／書込
みアドレスに連続するアドレス）による読出しを指示す
る（高速ページモード動作による読出しを主記憶回路２
のランダムポートに行わせる）。
の読出し／書込みアドレスが連続している状態）であり
アクセスの種別が「読出し」である場合には、ＲＡＳク
ロック線１８上のＲＡＳクロックを活性化したままＣＡ
Ｓクロック線１９上のＣＡＳクロックを出力（活性化）
することによって、ランダムポートを用いた連続アドレ
ス（前回のデータの読出し／書込みに係る読出し／書込
みアドレスに連続するアドレス）による読出しを指示す
る（高速ページモード動作による読出しを主記憶回路２
のランダムポートに行わせる）。
【００２３】 比較結果が「連続」でありアクセスの
種別が「書込み」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを活性化したままＣＡＳクロック
線１９上のＣＡＳクロックおよびＷＥクロック線２０上
のＷＥクロックを出力することによって、ランダムポー
トを用いた連続アドレスによる書込みを指示する（高速
ページモード動作による書込みを主記憶回路２のランダ
ムポートに行わせる）。
種別が「書込み」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを活性化したままＣＡＳクロック
線１９上のＣＡＳクロックおよびＷＥクロック線２０上
のＷＥクロックを出力することによって、ランダムポー
トを用いた連続アドレスによる書込みを指示する（高速
ページモード動作による書込みを主記憶回路２のランダ
ムポートに行わせる）。
【００２４】 比較結果が「連続」でなくアクセスの
種別が「読出し」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを一旦非活性化してから再び活性
化し（新しいＲＡＳクロックを出力し）、ＣＡＳクロッ
ク線１９上のＣＡＳクロックを出力することによって、
ランダムポートを用いた新規アドレス（前回のデータの
読出し／書込みに係る読出し／書込みアドレスとは無関
係な新たなアドレス）による読出しを指示する。
種別が「読出し」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを一旦非活性化してから再び活性
化し（新しいＲＡＳクロックを出力し）、ＣＡＳクロッ
ク線１９上のＣＡＳクロックを出力することによって、
ランダムポートを用いた新規アドレス（前回のデータの
読出し／書込みに係る読出し／書込みアドレスとは無関
係な新たなアドレス）による読出しを指示する。
【００２５】 比較結果が「連続」でなくアクセスの
種別が「書込み」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを一旦非活性化してから再び活性
化し、ＣＡＳクロック線１９上のＣＡＳクロックおよび
ＷＥクロック線２０上のＷＥクロックを出力することに
よって、ランダムポートを用いた新規アドレスによる書
込みを指示する。
種別が「書込み」である場合には、ＲＡＳクロック線１
８上のＲＡＳクロックを一旦非活性化してから再び活性
化し、ＣＡＳクロック線１９上のＣＡＳクロックおよび
ＷＥクロック線２０上のＷＥクロックを出力することに
よって、ランダムポートを用いた新規アドレスによる書
込みを指示する。
【００２６】 またはの場合であっても、前回の
命令の読出し時における命令用アドレス比較器６の比較
結果が「連続」でない場合には、またはの場合と同
様の制御を行う。なお、前回の命令の読出し時における
命令用アドレス比較器６の比較結果は、タイミング制御
回路３によって保持されている。
命令の読出し時における命令用アドレス比較器６の比較
結果が「連続」でない場合には、またはの場合と同
様の制御を行う。なお、前回の命令の読出し時における
命令用アドレス比較器６の比較結果は、タイミング制御
回路３によって保持されている。
【００２７】タイミング制御回路３は、以上のようにし
てクロックの出力の制御内容を決定し、主記憶回路２の
タイミング（クロックに関するタイミング）に合わせて
ＲＡＳクロック線１８，ＣＡＳクロック線１９およびＷ
Ｅクロック線２０上に必要なクロックを出力する。
てクロックの出力の制御内容を決定し、主記憶回路２の
タイミング（クロックに関するタイミング）に合わせて
ＲＡＳクロック線１８，ＣＡＳクロック線１９およびＷ
Ｅクロック線２０上に必要なクロックを出力する。
【００２８】一方、アドレス制御回路８は、アドレス切
替え指示線２５上のアドレス切替え指示（タイミング制
御回路３によって出力されるアドレス切替え指示）を契
機として、アドレスバス１４上の読出し／書込みアドレ
スに基づいてＲＡＳアドレスおよびＣＡＳアドレス（上
述のおよびの場合にはＣＡＳアドレスのみ）を生成
し、上述のＲＡＳクロックおよびＣＡＳクロックの出力
のタイミングに合わせてＤＰＤＲＡＭアドレスバス２２
上に当該ＲＡＳアドレスおよびＣＡＳアドレス（上述の
およびの場合にはＣＡＳアドレスのみ）を出力す
る。
替え指示線２５上のアドレス切替え指示（タイミング制
御回路３によって出力されるアドレス切替え指示）を契
機として、アドレスバス１４上の読出し／書込みアドレ
スに基づいてＲＡＳアドレスおよびＣＡＳアドレス（上
述のおよびの場合にはＣＡＳアドレスのみ）を生成
し、上述のＲＡＳクロックおよびＣＡＳクロックの出力
のタイミングに合わせてＤＰＤＲＡＭアドレスバス２２
上に当該ＲＡＳアドレスおよびＣＡＳアドレス（上述の
およびの場合にはＣＡＳアドレスのみ）を出力す
る。
【００２９】タイミング制御回路３は、データ用データ
バッファイネーブル信号線２３上にデータ用データバッ
ファイネーブル信号を出力してデータ用データバッファ
９をイネーブル状態にし、データバス１１，データ用デ
ータバッファ９およびリード／ライトデータバス１２を
介してＣＰＵ１と主記憶回路２のランダムポートとの間
でのデータの読出し／書込みを実現する。
バッファイネーブル信号線２３上にデータ用データバッ
ファイネーブル信号を出力してデータ用データバッファ
９をイネーブル状態にし、データバス１１，データ用デ
ータバッファ９およびリード／ライトデータバス１２を
介してＣＰＵ１と主記憶回路２のランダムポートとの間
でのデータの読出し／書込みを実現する。
【００３０】第２に、ＣＰＵ１がＤＰＤＲＡＭ制御回路
１００に対してコマンドバス１７を介して「主記憶回路
２内の命令の読出しを指示するコマンド」を発行した場
合の動作について説明する。なお、ＣＰＵ１は、アドレ
スバス１４上に当該読出しに係る読出しアドレスを出力
する。
１００に対してコマンドバス１７を介して「主記憶回路
２内の命令の読出しを指示するコマンド」を発行した場
合の動作について説明する。なお、ＣＰＵ１は、アドレ
スバス１４上に当該読出しに係る読出しアドレスを出力
する。
【００３１】この場合には、ＤＰＤＲＡＭ制御回路１０
０内の命令用アドレス比較器６は、今回の命令の読出し
に係る読出しアドレスと命令用アドレスラッチ７に格納
されている読出しアドレス（前回の命令の読出しに係る
読出しアドレス）との比較（両者が連続しているか否か
の判定）を行い、その比較結果（両者が連続しているか
否かを示す情報）を命令アドレス判定線１６上に出力す
る。
０内の命令用アドレス比較器６は、今回の命令の読出し
に係る読出しアドレスと命令用アドレスラッチ７に格納
されている読出しアドレス（前回の命令の読出しに係る
読出しアドレス）との比較（両者が連続しているか否か
の判定）を行い、その比較結果（両者が連続しているか
否かを示す情報）を命令アドレス判定線１６上に出力す
る。
【００３２】タイミング制御回路３（タイミング制御回
路３はコマンドバス１７上のコマンドにより「命令の読
出し」を行うべきであることを認識している）は、命令
用アドレス比較器６による比較結果を命令アドレス判定
線１６を介して受け取り、その比較結果に基づいて以下
のおよびに示す内容にクロックの出力の制御内容を
決定する。なお、ＲＡＳクロック線１８上のＲＡＳクロ
ックは前回のアクセスが終了しても活性化されたまま
（出力状態を保持したまま）になっている。
路３はコマンドバス１７上のコマンドにより「命令の読
出し」を行うべきであることを認識している）は、命令
用アドレス比較器６による比較結果を命令アドレス判定
線１６を介して受け取り、その比較結果に基づいて以下
のおよびに示す内容にクロックの出力の制御内容を
決定する。なお、ＲＡＳクロック線１８上のＲＡＳクロ
ックは前回のアクセスが終了しても活性化されたまま
（出力状態を保持したまま）になっている。
【００３３】 比較結果が「連続」である場合には、
シリアルクロック線２１上のシリアルクロックのみを出
力することによって、シリアルポートを用いた連続アド
レス（前回の命令の読出しに係る読出しアドレスに連続
するアドレス）による読出しを指示する（主記憶回路２
のシリアルポートには前回の命令の読出し時における読
出しアドレスが保持されているので、連続アドレスによ
る読出しが可能になる）。
シリアルクロック線２１上のシリアルクロックのみを出
力することによって、シリアルポートを用いた連続アド
レス（前回の命令の読出しに係る読出しアドレスに連続
するアドレス）による読出しを指示する（主記憶回路２
のシリアルポートには前回の命令の読出し時における読
出しアドレスが保持されているので、連続アドレスによ
る読出しが可能になる）。
【００３４】 比較結果が「連続」でない場合には、
シリアルクロック線２１上のシリアルクロックを出力
し、ＲＡＳクロック線１８上のＲＡＳクロックを一旦非
活性化してから再び活性化し（新しいＲＡＳクロックを
出力し）、ＣＡＳクロック線１９上のＣＡＳクロックを
出力する。これらの出力によって、シリアルポートを用
いた新規アドレス（前回の命令の読出しに係る読出しア
ドレスとは無関係な新たなアドレス）による読出しを指
示する。
シリアルクロック線２１上のシリアルクロックを出力
し、ＲＡＳクロック線１８上のＲＡＳクロックを一旦非
活性化してから再び活性化し（新しいＲＡＳクロックを
出力し）、ＣＡＳクロック線１９上のＣＡＳクロックを
出力する。これらの出力によって、シリアルポートを用
いた新規アドレス（前回の命令の読出しに係る読出しア
ドレスとは無関係な新たなアドレス）による読出しを指
示する。
【００３５】タイミング制御回路３は、以上のようにし
てクロックの出力の制御内容を決定し、主記憶回路２の
タイミングに合わせてＲＡＳクロック線１８，ＣＡＳク
ロック線１９およびシリアルクロック線２１上に必要な
クロックを出力する。
てクロックの出力の制御内容を決定し、主記憶回路２の
タイミングに合わせてＲＡＳクロック線１８，ＣＡＳク
ロック線１９およびシリアルクロック線２１上に必要な
クロックを出力する。
【００３６】タイミング制御回路３は、命令用データバ
ッファイネーブル信号線２４上に命令用データバッファ
イネーブル信号を出力して命令用データバッファ１０を
イネーブル状態にし、データバス１１，命令用データバ
ッファ１０およびリードデータバス１３を介してＣＰＵ
１と主記憶回路２のシリアルポートとの間での命令の読
出しを実現する。
ッファイネーブル信号線２４上に命令用データバッファ
イネーブル信号を出力して命令用データバッファ１０を
イネーブル状態にし、データバス１１，命令用データバ
ッファ１０およびリードデータバス１３を介してＣＰＵ
１と主記憶回路２のシリアルポートとの間での命令の読
出しを実現する。
【００３７】一方、アドレス制御回路８は、上述のの
場合に、アドレス切替え指示線２５上のアドレス切替え
指示（タイミング制御回路３によって出力されるアドレ
ス切替え指示）を契機として、アドレスバス１４上の読
出しアドレスに基づいてＲＡＳアドレスおよびＣＡＳア
ドレスを生成し、上述のＲＡＳクロックおよびＣＡＳク
ロックの出力のタイミングに合わせてＤＰＤＲＡＭアド
レスバス２２上に当該ＲＡＳアドレスおよびＣＡＳアド
レスを出力する。
場合に、アドレス切替え指示線２５上のアドレス切替え
指示（タイミング制御回路３によって出力されるアドレ
ス切替え指示）を契機として、アドレスバス１４上の読
出しアドレスに基づいてＲＡＳアドレスおよびＣＡＳア
ドレスを生成し、上述のＲＡＳクロックおよびＣＡＳク
ロックの出力のタイミングに合わせてＤＰＤＲＡＭアド
レスバス２２上に当該ＲＡＳアドレスおよびＣＡＳアド
レスを出力する。
【００３８】
【発明の効果】以上説明したように本発明は、ＤＰＤＲ
ＡＭによって主記憶回路を実現し、ＣＰＵによる主記憶
回路に対するアクセスに関してデータの読出し／書込み
用のポート（ランダムポート）と命令の読出し用のポー
ト（シリアルポート）とを分離することにより、ＣＰＵ
による主記憶回路に対するアクセスにおいてデータの読
出し／書込みと命令の読出しとが混在しても主記憶回路
に対する連続アクセスの実行の頻度を高めることができ
（高速ページモード動作等を有効に活用することがで
き）、ＣＰＵによる主記憶回路に対する高速なアクセス
が可能になるという効果がある。
ＡＭによって主記憶回路を実現し、ＣＰＵによる主記憶
回路に対するアクセスに関してデータの読出し／書込み
用のポート（ランダムポート）と命令の読出し用のポー
ト（シリアルポート）とを分離することにより、ＣＰＵ
による主記憶回路に対するアクセスにおいてデータの読
出し／書込みと命令の読出しとが混在しても主記憶回路
に対する連続アクセスの実行の頻度を高めることができ
（高速ページモード動作等を有効に活用することがで
き）、ＣＰＵによる主記憶回路に対する高速なアクセス
が可能になるという効果がある。
【図１】本発明の主記憶回路アクセス制御方式の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２】従来の主記憶回路アクセス制御方式の一例の構
成を示すブロック図である。
成を示すブロック図である。
１ ＣＰＵ ２ 主記憶回路（ＤＰＤＲＡＭ） ３ タイミング制御回路 ４ データ用アドレス比較器 ５ データ用アドレスラッチ ６ 命令用アドレス比較器 ７ 命令用アドレスラッチ ８ アドレス制御回路 ９ データ用データバッファ １０ 命令用データバッファ １１ データバス １２ リード／ライトデータバス １３ リードデータバス １４ アドレスバス １５ データアドレス判定線 １６ 命令アドレス判定線 １７ コマンドバス １８ ＲＡＳクロック線 １９ ＣＡＳクロック線 ２０ ＷＥクロック線 ２１ シリアルクロック線 ２２ ＤＰＤＲＡＭアドレスバス ２３ データ用データバッファイネーブル信号線 ２４ 命令用データバッファイネーブル信号線 ２５ アドレス切替え指示線 １００ ＤＰＤＲＡＭ制御回路
Claims (1)
- 【請求項１】 １つのデータ入出力ポートを有するＣＰ
Ｕが主記憶回路をアクセスする際の制御を行う主記憶回
路アクセス制御方式において、 高速ページモード動作による読出し／書込みが可能なラ
ンダムポートおよびシリアルクロックの入力に基づく連
続的な読出しが可能なシリアルポートを有するＤＰＤＲ
ＡＭによって実現される前記主記憶回路と、 前記ＣＰＵによる前記主記憶回路に対する前回のデータ
の読出し／書込みに係る読出し／書込みアドレスを格納
するデータ用アドレスラッチと、 前記ＣＰＵによる前記主記憶回路に対する前回の命令の
読出しに係る読出しアドレスを格納する命令用アドレス
ラッチと、 前記ＣＰＵが前記主記憶回路に対してデータの読出し／
書込みを行う際に、前記データ用アドレスラッチに格納
されている前回のデータの読出し／書込みに係る読出し
／書込みアドレスと今回のデータの読出し／書込みに係
る読出し／書込みアドレスとを比較するデータ用アドレ
ス比較器と、 前記ＣＰＵが前記主記憶回路に対して命令の読出しを行
う際に、前記命令用アドレスラッチに格納されている前
回の命令の読出しに係る読出しアドレスと今回の命令の
読出しに係る読出しアドレスとを比較する命令用アドレ
ス比較器と、 前記ＣＰＵが前記主記憶回路に対してデータの読出し／
書込みを行う際に前記データ用アドレス比較器による比
較結果および前回の命令の読出し時における前記命令用
アドレス比較器による比較結果に基づいてランダムポー
トを用いた連続アドレスによる読出し／書込みおよびラ
ンダムポートを用いた新規アドレスによる読出し／書込
みのいずれかを前記主記憶回路に対して指示し、前記Ｃ
ＰＵが前記主記憶回路に対して命令の読出しを行う際に
前記命令用アドレス比較器による比較結果に基づいてシ
リアルポートを用いた連続アドレスによる読出しおよび
シリアルポートを用いた新規アドレスによる読出しのい
ずれかを前記主記憶回路に対して指示するタイミング制
御回路とを有することを特徴とする主記憶回路アクセス
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126804A JPH05298177A (ja) | 1992-04-20 | 1992-04-20 | 主記憶回路アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126804A JPH05298177A (ja) | 1992-04-20 | 1992-04-20 | 主記憶回路アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298177A true JPH05298177A (ja) | 1993-11-12 |
Family
ID=14944376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126804A Pending JPH05298177A (ja) | 1992-04-20 | 1992-04-20 | 主記憶回路アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298177A (ja) |
-
1992
- 1992-04-20 JP JP4126804A patent/JPH05298177A/ja active Pending
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