JPH03223948A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＤＭＡ転送を実現するためのＤＭＡコントローラに関し
、 回路の高速化と共に省スペース化も実現することを目的
とし、 ランダム・アクセス・メモリにタイミング信号を供給す
るメモリ」ントローラ部と、該メモリコントローラ部に
該ランダム・アクセス・メモリの二１ル・モード又はペ
ージ・モードを設定すると共に、一回のアクセス時のデ
ータ転送回数を設定する設定手段と、該設定手段により
設定されたモードで設定データ転送回数のタイミング信
号が該メモリコントローラ部から出力されたことを検出
し、該検出結果に応じて該メモリコントローラ部を１１
１１９する検出手段と、該設定手段により設定された該
一回のアクセス時のデータ転送回数での書き込みデータ
又は読み出しデータを格納する記憶手段と、該記憶手段
の格納データを所定タイミングで読み出しＤＭＡ転送す
る読み出し手段とより構成する。

（産業上の利用分野） 本発明はＤＭＡコントＯ−ラに係り、特にＤＭＡ転送を
実現するためのＤＭＡコントローラに関する。

現在、データ処理装置を構成するうえで、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）が不可欠と
なっており、そのＤＲＡＭヘプタをリード／ライ１〜す
るためにＤＲＡＭコン１−ローラが使用される。一方、
データ処理装置にはマイクロプロセッサも不可欠である
が、データ転送中にもマイクロプロセッサが別の処理動
作を並行して行なえることなどを目的として、マイクロ
プロセッサ゛を介さずハードウェアによってデータの転
送を行なうダイレクト・メモリ・アクセス（ＤＭＡ）転
送も不可欠となっており、そのＤＭＡ転送のためにＤＭ
Ａコントローラが使用される１゜従って、データ処理装
置ではＤＲＡＭコントローラとＤＭＡコントローラとが
両方必要とされる。

〔従来の技術〕

第４図は従来のＤＭＡコントローラを有するデータ処理
装置の一例の構成図を示す。同図中、１はＤＭＡコント
ローラ、２はマイクロプロセッサ、３はＤＲＡＭ、４は
ＤＲＡＭコントローラ、５はＩ１０コントローラで、こ
れらはアドレスバス６及びデータバス７を夫々介して接
続されている。

ＤＲＡＭＬＩントローラ４はマイクロプロセッサ２から
のアクセス要求とリフレッシュの要求との裁定を行ない
、両者の要求が同時に起こってもどちらか一方の動作サ
イクルしか実行しないようにすると共に、ＤＲＡＭ３に
必要なタイミング信号（すなわち、行アドレス・ストロ
ーブ＊ＲＡＳ。

列アドレス・ストローブ＊ＣＡＳ、アドレス信号及びラ
イトイネーブル信号＊Ｗ）を発生してＤＲＡＭ３へ供給
する。

このＤＲＡＭコントローラ４から取り出される上記の各
信号＊ＲＡＳ、＊ＣＡＳ、７ドレス信号及び＊Ｗが第５
図に夫々実線で示す如く変化することにより、ＤＲＡＭ
３は通常のライト／リードサイクル動作を行なう。使方
、＊ＲＡＳ及び＊ＣＡｓを夫々アクティブにして１回の
アクセスを完了した後、第５図に破線で示す如＜＊ＲＡ
Ｓをアクアイブ状態に保ったまま一度＊ＣＡＳを非アク
ティブにし、再び＊ＣＡＳをアクーアイブにすることを
繰り返すことにより、ＤＲＡＭ３はページ・モード・サ
イクル又はニブル・モード・サイクルの動作を行なう。

ここで、ページ・モード・サイクルは＊ＣＡＳを非アク
ティブにしてＤＲＡＭ３へ列アドレスを入力するのに対
し、ニブル・モーら ド・サイクルは列アドレスを入力しない点で相違するだ
けで、いずれも連続したアドレスを繰り返してアクセス
するような場合に便利である。

一方、ＤＭＡ転送時にはＤＭＡコントローラ１がＤＲＡ
Ｍｊントローラ４に対してアクセス要求を行ない、これ
によりＤＲＡＭコントローラ４ｈ）らの各タイミング信
号に基づいてＤＲＡＭ３からデータが読み出される。こ
の読み出されたデータはデータバス７を介してＩｌｏ」
ントローラ５へ転送される。このようにして、ＤＲＡＭ
３のデータはンイクロプロセツ１す２を介さずに■１０
コントローラ５へ転送される。なお、Ｉ１０コントロー
ラ５からのデータをＤＲＡＭ３に直接書き込むことも同
様にしてできる。このＤＭＡ転送時には、マイクロプロ
セッサ２とＤＭＡコントローラ１、ＤＲＡＭ３などがア
ドレスバス６とデータバス７とを同時に使用しないよう
、ＤＭＡコントローラ１により調停が行なわれる。

〔発明が解決しようとする課題〕

しかるに、上記の従来のｌ）ＭＡ、、］コントローラは
第６図（Ａ）に示すＤＭＡコントローラ１からＤＲＡＭ
ＪントＯ−ラ４へのアクセス毎に、同図（Ｂ）に示す如
＜ＤＲＡＭ３のリード動作又はライト動作が行なわれる
だけであり、ＤＲＡＭ３の前記したページ・モードやニ
ブル・モードを使用らでＤＭＡ転送することができない
ため、ＯＲＡＭ３の持っている機能をより有効に活用で
きず、またＤＲＡＭコントローラ４と別体に設けられる
ため、データ処理装置の小型化に制約を与えている。

本発明は上記の点に鑑みてなされたもので、回路の高速
化と共に省スペース化も実現できるＤＭＡコントローラ
を提供することを目的とする１゜〔課題を解決するため
の手段〕 第１図は本発明の原理構成図を示す。本発明になるＤＭ
ＡＬＩント０−ラ１０は、メモリコントローラ部１１．
設定手段１２．検出手段１３．記憶手段１４及び読み出
し手段１５からなる。

メモリコントローラ部１１はランダム・アクセス・メモ
リ１６にタイミング信号を供給する。設定手段１２はメ
モリ」ントローラ部１１にランダム・アクセス・メモリ
１６のニブル・モード又はページ・モードを設定すると
共に、一回のアクセス時のデータ転送回数を設定する。

検出手段１３は上記の設定モードで設定データ転送回数
のタイミング信号がメモリコントローラ部１１から出力
されたことを検出し、その検出結果に応じてメモリコン
トローラ部１１を制御する。

また、記憶手段１４は上記の設定データ転送回数での書
き込みデータ又は読み出しデータを格納する。読み出し
手段１５はこの記憶手段１４の格納データを所定のタイ
ミングで読み出しＤＭＡ転送する。

（作用） 設定手段１２によりメモリコントローラ部１１がランダ
ム・アクセス・メモリ１６に対してニブル・モード又は
ページ・モードの動作サイクルのためのタイミング信号
を発生するように設定され、かつ、１回のメモリアクセ
スでのデータ転送回数が設定されると、ランダム・アク
セス・メモリ１６は設定モードでアクセスされる。

これにより、読み出し時は１回のアクセスでランダム・
アクセス・メモリ１６から連続して設定回数読み出され
たデータはバス１７を介して最初の１つのデータはＤＭ
Ａ転送され、残りは記憶手段１４に記憶される。以後、
記憶手段１４に記憶された残りのデータは読み出し手段
１５により順次読み出され、バス１７を介してＤＭＡ転
送される。

書き込み時も上記と同様にバス１７を介してＤＭＡ転送
されたデータがＤＭＡコントローラ１０に入力されて記
憶手段１４に記憶された後、順次読み出され、ニブル・
モード又はページ・モードの設定モードで連続するアド
レスに順次に書き込まれる。

従って、本発明ではニブル・モード又はページ４ ・モードで動作するランダム・アクセス・メモリ１６に
対して、データのＤＭＡ転送ができる。

〔実施例〕

第２図は本発明の一実施例の構成図を示す。同図中、第
１図と同一構成部分には同一符号を何し、その説明を省
略する。第２図において、前記メモリ」ントＯ−ラ部１
１を構成するＤＲＡＭＩントローラ部２１はＤＲＡＭ　
（図示せず）へ＊ＲＡＳ。

＊ＣＡＳ、＊Ｗ及び７ドレス信号の各タイミング信号を
送出する。また、２２及び２３は夫々レジスタで、レジ
スタ２２はニブル・モード（又はページ・モード：以下
ニブル・モードについて説明する）でメモリアクセスす
るか否かが設定される。

また、レジスタ２３はメモリアクセスをニブル・モード
で行なうとき、１回の転送で何バイト転送するかが予め
セットされる。このレジスタ２３がセットされていなけ
れば、ＤＭＡ転送は一般的な動作、すなわちＩ１０制御
ＬＳＩ（図示せｆ）から出力されるリフ１スト信号に対
し、１回のデー１− ０ 全転送を行なうだけである。

また、２４はアドレスレジスタで、ＤＲＡＭＬＩントロ
ーラ部２１ヘアクセスすべきアドレスを出力する。２５
は転送語数レジスタで、レジスタ２３に設定されている
転送回数分の転送が行なわれたか否かを検出するだめの
レジスタで、設定転送回数（転送語数）の転送が行なわ
れると値が「０」になり、転送終了通知をＤＲＡＩＶＩ
ントローラ部２１へ行なう。これらのレジスタ２２゜２
３、アドレスレジスタ２４及び転送語数レジスタ２５に
は、データバス２６を介して所望の各位が設定される。

また、２７はバッファで、前記記憶手段１４を構成して
おり、データバス２６を介して人力されるデータを格納
する。このバッファ２７に格納されたデータは、Ｉ１０
コントローラＬＳＩ（図示せず）からの出力ＩＩ　ａｌ
ｌ信号に基づき、バッファ出力制御部２８により読み出
し制御される。更に２９はリクエスト信号制御回路で、
Ｉ１０コントローラＬＳＩ（図示せず）からのりウェス
１−信号１ や転送品数レジスタ２５からの信号によって、ＤＲＡＭ
コントローラ部２１ヘメモリアクセスタイミング信号の
出力開始のための信号を出力する。

次に、本実施例の動作について説明する３、まず、デー
タバス２６からレジスタ２２．２３、アドレスレジスタ
２４及び転送語数レジスタ２５に所望の値が設定される
。ここでは、レジスタ２２にニブル・干−ドを示す所定
値が設定され、レジスタ２３に１回のアクセスで４バイ
ト転送する旨の値が設定され、転送語数レジスタ２５に
も４バイト転送を示す「４」の値が設定される。

ＤＲＡＭＩントローラ部２１はこれらレジスタ２２．２
３及びアドレスレジスタ２４からの信号と、書き込み制
御部８Ｗとに基づき、リクエスト信号制御回路２９から
の開始信号をよって＊ＲＡＳ、＊ＣＡＳ、＊Ｗ及びアド
レス信号をニブル・モード所定のタイミングで発生し、
ＤＲＡＭ（図示せｆ）へ供給する。

これにより、読み出し詩にはＤＲＡＭから１回のアクセ
スで連続するアドレスから１バイトのデ２ −タが順次４回読み出される。ここで、１バイトのデー
タが１回読み出される毎にレジスタ２３からの制御信号
によりアドレスレジスタ２４から出力されるアドレスが
レジスタ２３でセラ１へした分インクリメン１〜（ある
いはデイクリメン１〜）され、かつ、転送語数レジスタ
２５の値が１つディクリメントされる。従って、４回の
データ読み出しにより転送語数レジスタ２５の値がｒＯ
Ｊになり、これがＤＲＡＭＬＩントローラ部２１へ転送
終了通知信号として印加される。

このときの動作を第３図と共に更に詳細に説明する。第
３図（Ａ）は第６図（Ａ＞と同一の従来のＤＭＡコント
ローラからＤＲＡＭコントローラへのアクセスタイミン
グを示す。この従来のアクセスタイミングに対し、本実
施例では第３図（Ｂ）に示すタイミングでＤＲＡＭＩン
トローラ部２１からＤＲＡＭに対して各種タイミング信
号を送出する。これにより、ＤＲＡＭからデータバス２
６へ第３図（Ｃ）に示す如く各１バイトのデータＣ１〜
Ｃ４がニブル・モードに従い高速で読み出される。

このうち、最初の１バイトのデータＣ１はデータバス２
６を介してＤＭＡ転送されるが、後の３バイトのデータ
０２〜Ｃ４はデータバス２６を介して一旦バツノ７２７
に書き込まれる。データＣ１転送後、所定時間間隔でバ
ッファ２７に格納されているデータＣ２〜Ｃ４がバッフ
ァ出力制御部２８の制御により順次読み出される。これ
により、データバス２６を介してＩｌｏ、、：ｌシトロ
ーラＬＳＩ等へＤＭＡ転送されるデータは第３図（Ｄ）
に示す如くになる。従って、本実施例によれば、ＤＲＡ
Ｍに対するメモリアクセスは第３図（Ｅ）に示す如くに
行なわれたことになり、第３図（Ａ＞に示す従来のメモ
リアクセスに比し、高速にメモリアクセスできることが
わかる。

なお、Ｉ　／　Ｏ：］　］ントロー７　Ｌ　Ｓ　Ｉ　カ
ラＤ　ＲＡ　ＭへＤＭＡ転送する場合も基本的には上記
と同様であり、Ｉ１０コントローラＬＳＩから引き取っ
たデータをレジスタ２３で設定した分、バッファ２７に
取り込み、その後バッファ２７から順次読み出されたデ
ータはＤＲＡＭコントローラ部２１からの各種タイミン
グ信号に従ってニブル・モトのＤＲＡＭに書き込まれる
。

このように、本実施例によれば、ＤＲＡＭが本来持って
いる機能を十分に生かして回路的に高速化でき、しかも
ＤＲＡＭＪントローラ部２１をＤＭＡコントローラ内に
内蔵しているために、従来比べて省スペース化を実現す
ることができる。

〔発明の効果〕

上述の如く、本発明によれば、ニブル・モード又はペー
ジ・モードで動作するランダム・アクセス・メモリに対
してＤＭＡ転送ができるため、従来に比べてＤＭＡ転送
を高速化でき、またＤＲＡＭコントローラ部を内蔵して
いるので、ＤＲＡＭ」ントローラをＤＭＡＩントローラ
とは別体に設ける従来に比べ、省スペース化を図ること
ができる等の特長を有するものである。

５

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例の構成図、 第３図は本発明の一実施例のメモリアクセスサイクルを
示すタイムチャート、 第４図は従来のＤＭＡコントローラを有するブタ処理装
置の一例の構成図、 第５図はメモリアクセスサイクルを示すタイムチャート
、 第６図は従来のＤＭＡコントローラのメモリアクセスサ
イクルを示すタイムチャートである。 図において、 １０はＤＭＡＩントローラ、 １１はメｔリコントローラ部、 １２は設定手段、 １３は検出手段、 １４は記憶手段、 １５は読み出し手段、 １６はランダム・アクセス・メモリ、 　６ ２１はＤＲＡＭＩントローラ部、 ２７はバッファ を示す。

Claims (1)

1. 【特許請求の範囲】 ランダム・アクセス・メモリ（１６）にタイミング信号
   を供給するメモリコントローラ部（１１）と、 該メモリコントローラ部（１１）に該ランダム・アクセ
   ス・メモリ（１６）のニブル・モード又はページ・モー
   ドを設定すると共に、一回のアクセス時のデータ転送回
   数を設定する設定手段（１２）と、 該設定手段（１２）により設定されたモードで設定デー
   タ転送目数のタイミング信号が該メモリコントローラ部
   （１１）から出力されたことを検出し、該検出結果に応
   じて該メモリコントローラ部（１１）を制御する検出手
   段（１３）と、該設定手段（１２）により設定された該
   一回のアクセス時のデータ転送目数での書き込みデータ
   又は読み出しデータを格納する記憶手段（１４）と、 該記憶手段（１４）の格納データを所定タイミングで読
   み出しＤＭＡ転送する読み出し手段（１５）と、 よりなることを特徴とするＤＭＡコントローラ。