JPH07191901A

JPH07191901A - データ情報保持装置

Info

Publication number: JPH07191901A
Application number: JP24812892A
Authority: JP
Inventors: Nader Amini; ナーデル・アミーニー; Bechara F Boury; ベーチャーラ・フォウアド・ボウリー; Sherwood Brannon; シャーウッド・ブラノン; Terence J Lohman; テレンス・ジョーゼフ・ローマン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-10-15
Filing date: 1992-09-17
Publication date: 1995-07-28
Anticipated expiration: 2018-01-07
Also published as: BR9203585A; US5551009A; JP3360849B2; CA2071347A1

Abstract

(57)【要約】【目的】この発明の目的は、連続したクロック・サイ
クルで書込みと読取りが行える、先入れ先出し（ＦＩＦ
Ｏ）レジスタ回路を提供することである。【構成】入力ステアリング回路および出力ステアリン
グ回路を備え、内部シフト能力を有する、セルの配置を
開示する。このＦＩＦＯレジスタ回路は、各セルにそれ
自体の入力マルチプレクサと制御回路が含まれる、自己
完結型ＦＩＦＯセルの配置を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムに関
し、具体的には、パーソナル・コンピュータ・システム
におけるメモリの直接メモリ・アクセスに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】一般
に、コンピュータ・システム、特にパーソナル・コンピ
ュータ・システムでは、データは、中央処理装置（ＣＰ
Ｕ）、メモリ装置、直接メモリ・アクセス（ＤＭＡ）制
御回路などの様々な要素、ならびに、入出力（Ｉ／Ｏ）
アダプタ、バス・コントローラ（すなわち、コンピュー
タ・システムを制御できる要素）、バス・スレーブ（す
なわち、バス・コントローラによって制御される要素）
などの拡張装置の間で転送される。拡張装置は、しばし
ばシステム入出力バスを介して相互接続される。ＤＭＡ
制御回路は、メモリへまたはメモリからのＣＰＵを使用
しない情報転送に使用される。一般に、情報がそこから
移動されるソース位置、データ情報が移動する宛先アド
レス、および移動すべきデータ情報のサイズなどの制御
情報を、ＣＰＵがＤＭＡ制御回路に供給すると、ＤＭＡ
制御回路はそのデータ情報の転送を制御する。

【０００３】しばしば、ある位置から別の位置へ転送中
のデータを、一時的に保持することが望ましい。たとえ
ば、書き戻し（write back）バッファ、レジスタ・アレ
イ、小型静的メモリ・バッファ、先入れ先出し（ＦＩＦ
Ｏ）バッファなどを使ってデータを一時的に保持するこ
とが知られている。ＦＩＦＯバッファを用いる場合、デ
ータは、ＦＩＦＯの入力端子に供給され、ＦＩＦＯによ
って一時的に保持され、ＦＩＦＯの出力端子に供給され
る。ＦＩＦＯバッファに望ましい特性としては、速度、
拡張性および自己完結性（self-containment）がある。
ＦＩＦＯバッファは、追加の待ち状態なしに任意の順序
で連続しての読取りアクセスと書込みアクセスを行える
のに十分な速さである必要がある。ＦＩＦＯバッファ
は、より広いバス（バッファ幅と称する）がサポートで
きるように拡張可能であり、かつ、追加の記憶域（バッ
ファ深さと称する）が許容できるように拡張可能である
ことが必要である。また、ＦＩＦＯのシステム要件を変
更する必要なしに、すなわち、ＦＩＦＯに供給される制
御情報を変更する必要なしに、拡張を行えることが望ま
しい。

【０００４】ＦＩＦＯバッファを複数の配置で構成する
ことが知られている。mux-in/mux-out配置と称する第１
の配置では、データがマルチプレクサの層に供給され
る。このデータは、多重化されて、最終的には出力段で
単一のマルチプレクサが出力信号を供給する。ＦＩＦＯ
の幅の拡張は、マルチプレクサの既存の配置に追加の入
力信号を供給することによって行われる。この配置を用
いると、任意の時点で任意のデータ・セルに即座にアク
セスできるようになる。ただし、出力マルチプレクサの
数は、追加のデータ・セルが増えるにつれてかなり増加
する。したがって、セル数とデータ伝播遅延が増大す
る。

【０００５】シフト・レジスタ配置と称する第２の配置
では、データが、シフト・レジスタのアレイに供給さ
れ、出力段に向かってシフトされる。このＦＩＦＯの幅
を広げるには、この配置にシフト・レジスタの行を追加
する。この配置を用いると、出力マルチプレクサを追加
せず、またデータ伝播遅延を増大させずに、データ・セ
ルを追加することができる。ただし、このＦＩＦＯの入
力端子に提示されるデータ情報は、シフト処理のため即
座にはアクセスできない。

【０００６】

【課題を解決するための手段】入力ステアリング回路お
よび出力ステアリング回路を備え、内部シフト能力を有
するセルの配置を提供することによって、連続したクロ
ック・サイクルで書込みと読取りが行えるＦＩＦＯが提
供され、有利であることが明らかになった。また、各セ
ルにそれ自体の入力マルチプレクサと制御回路が含まれ
る自己完結型ＦＩＦＯセルの配置を有するＦＩＦＯを設
けることによって、幅も深さも拡張可能なＦＩＦＯが提
供され、有利であることが明らかになった。また、個々
のマルチプレクサ回路と制御回路を有するＦＩＦＯセル
を設けることによって、自己完結型ＦＩＦＯセルが可能
になり、有利であることが明らかになった。

【０００７】

【実施例】図１を参照すると、コンピュータ・システム
１０は、システム・ボード（すなわちプレーナ）１２な
らびにプロセッサ複合体１４を含んでいる。プロセッサ
複合体１４は、プロセッサ複合体コネクタ１５を介して
プレーナ１２に接続される。プレーナ１２は、メモリ１
６、１７と入出力バス１８を含んでいる。入出力バス１
８は、たとえば、マイクロ・チャネル・コンピュータ・
アーキテクチャに準拠するものでよい。メモリ１６、１
７は、インターリーブ式システム・メモリとして配置さ
れる。拡張装置１９は、入出力バス１８を介してコンピ
ュータ・システム１０に接続できる。プレーナ１２は、
コンピュータ・システム１０によって通常動作中に使用
される、従来型のビデオ回路、タイミング回路、キーボ
ード制御回路および割込み回路（すべて図示せず）をも
含むことができる。

【０００８】プロセッサ複合体１４は、プロセッサ部分
２０とベース部分２２を含む。プロセッサ部分２０は、
ローカル・バス・コネクタ２４を介してベース部分２２
に接続される。プロセッサ部分２０は５０ＭＨｚで動作
し、ベース部分２２は４０ＭＨｚで動作する。

【０００９】プロセッサ部分２０は、マイクロプロセッ
サ３０（たとえば、Intel, Inc.から商品名４８６で市
販のもの）、キャッシュ制御モジュール３２、メモリ３
４（たとえば、スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ））、周波数制御モジュール３５ならび
にアドレス・バッファ３６とデータ・バッファ３８を含
んでいる。データ情報経路が、マイクロプロセッサ３０
とメモリ３４とデータ・バッファ３８の間に設けられて
いる。アドレス情報経路が、マイクロプロセッサ３０と
キャッシュ制御モジュール３２とアドレス・バッファ３
６の間に設けられている。制御情報経路が、マイクロプ
ロセッサ３０とキャッシュ制御モジュール３２と周波数
制御モジュール３５の間に設けられている。さらに、ア
ドレス情報経路と制御情報経路が、キャッシュ制御モジ
ュール３２とメモリ３４の間に設けられている。データ
情報経路、アドレス情報経路および制御情報経路は、プ
ロセッサ・バスを表す。

【００１０】メモリ３４は、メモリ１６、１７から、ま
たは拡張装置１９上にあるメモリからのメモリ情報を短
期間記憶することによって、キャッシュ機能を提供す
る。キャッシュ制御モジュール３２は、メモリ３４に記
憶されている情報と対応するメモリ１６、１７のアドレ
スを記憶する、タグ・ランダム・アクセス・メモリ（Ｒ
ＡＭ）３７を含んでいる。

【００１１】周波数制御モジュール３５は、５０ＭＨｚ
のプロセッサ部分を４０ＭＨｚのベース部分と同期させ
る。周波数制御モジュール３５は、アドレス・バッファ
３６とデータ・バッファ３８も制御する。したがって、
周波数制御モジュール３５は、情報がアドレス・バッフ
ァ３６またはデータ・バッファ３８によっていつ取り込
まれるのか、およびアドレス・バッファ３６またはデー
タ・バッファ３８に記憶されている情報がいつ上書きさ
れるのかを決定する。アドレス・バッファ３６とデータ
・バッファ３８は、メモリ１６、１７からの２つの書込
みをアドレス・バッファ３６とデータ・バッファ３８に
同時に記憶できるように構成されている。アドレス・バ
ッファ３６とデータ・バッファ３８は、双方向式であ
る。すなわち、アドレス・バッファ３６とデータ・バッ
ファ３８は、プロセッサ部分２０から供給される情報お
よびプロセッサ部分２０に供給される情報をラッチする
ことができる。アドレス・バッファ３６とデータ・バッ
ファ３８が双方向式であるので、標準のベース部分２２
をそのままに保ちながら、プロセッサ部分２０を交換ま
たはグレードアップすることができる。

【００１２】ベース部分２２は、メモリ・コントローラ
５０、直接メモリ・アクセス（ＤＭＡ）コントローラ５
２、中央アービトレーション制御点（ＣＡＣＰ）回路５
３、バス・インターフェース・ユニット５４およびバッ
ファ／誤り訂正コード（ＥＣＣ）回路５６を含んでい
る。ベース部分２２はまた、ドライバ回路５８、読取り
専用メモリ（ＲＯＭ）６０、自己試験回路６２およびバ
ッファ回路６４を含んでいる。制御情報経路が、メモリ
・コントローラ５０とプロセッサ部分２０の周波数制御
モジュール３５の間に設けられている。制御情報経路は
また、メモリ・コントローラ５０とＤＭＡコントローラ
５２とバス・インターフェース・ユニット５４の間、メ
モリ・コントローラ５０とドライバ回路５８の間、ドラ
イバ回路５８とメモリ１６、１７の間、バス・インター
フェース・ユニット５４とバッファ回路６４の間、バッ
ファ回路６４とプレーナ１２の入出力バス１８の間、お
よび、ＣＡＣＰ５３とプレーナ１２の入出力バス１８の
間にも設けられている。アドレス情報経路が、メモリ・
コントローラ５０、ＲＯＭ６０および自己試験回路６２
ならびにプロセッサ部分２０のアドレス・バッファ３６
の間に設けられている。アドレス情報経路はまた、メモ
リ・コントローラ５０とＤＭＡコントローラ５２とバス
・インターフェース・ユニット５４の間、メモリ・コン
トローラ５０とドライバ回路５８の間、ドライバ回路５
８とメモリ１６、１７の間、バス・インターフェース・
ユニット５４とバッファ回路６４の間、およびバッファ
回路６４とプレーナ１２の入出力バス１８の間にも設け
られている。データ情報経路が、バッファ／ＥＣＣ回路
５６とＲＯＭ６０と自己試験回路６２とプロセッサ部分
２０のデータ・バッファ３８との間に設けられている。
データ情報経路はまた、バッファ／ＥＣＣ回路５６とＤ
ＭＡコントローラ５２とバス・インターフェース・ユニ
ット５４の間、バッファ／ＥＣＣ回路５６とメモリ１６
の間、バッファ／ＥＣＣ回路５６とメモリ１７の間、バ
ス・インターフェース・ユニット５４とバッファ回路６
４の間、およびバッファ回路６４とプレーナ１２の入出
力バス１８の間にも設けられている。

【００１３】メモリ・コントローラ５０は、プロセッサ
部分２０から受け取ったアドレス情報を分析して、この
情報が、メモリ１６、１７のアドレスと、拡張装置１９
上のメモリ（すなわち拡張メモリ）のアドレスのどちら
に対応するのかを判定する。このアドレス情報がメモリ
１６、１７のアドレスに対応する場合、メモリ・コント
ローラ５０は、メモリ１６、１７に対してプレーナ・メ
モリ・サイクルを開始する。プレーナ・メモリ・サイク
ル中にメモリ１６、１７に供給されるアドレスは、プロ
セッサ部分２０から供給されるアドレスに基づくもので
ある。しかし、メモリ・コントローラ５０とメモリ１
６、１７は、はるかに大きなアドレス範囲に対するそれ
ら自体の位置を知っているので、プロセッサ部分２０か
ら供給されるアドレスが３２ビット幅であるのと比較し
て、メモリ１６、１７に供給されるアドレスは１０ビッ
ト幅であれば十分である。プレーナ・メモリ・サイクル
の発生中に、メモリ・コントローラ５０は、ＤＭＡコン
トローラ５２またはバス・マスタ拡張装置１９が入出力
バス１８を介して情報にアクセスできるようにする。

【００１４】このアドレス情報が拡張メモリ・アドレス
に対応する場合は、メモリ・コントローラ５０は、拡張
メモリで拡張メモリ・サイクルを開始する。拡張メモリ
・サイクル中には、メモリ・コントローラ５０に供給さ
れたアドレスが、バス・インターフェース・ユニット５
４を介して入出力バス１８に供給される。このアドレス
に対応するメモリを含む拡張装置が、入出力バス１８か
らこのメモリ・アドレスを受け取る。データを拡張メモ
リから検索しようとする場合には、拡張メモリに記憶さ
れているデータ情報が、入出力バス１８、バッファ回路
６４、バス・インターフェース・ユニット５４およびバ
ッファ／ＥＣＣ回路５６を介してプロセッサ部分２０に
供給される。データを拡張メモリに書き込もうとする場
合には、そのデータ情報が、バス・インターフェース・
ユニット５４および入出力バス１８を介して拡張メモリ
に供給される。また、ＤＭＡコントローラ５２は、メモ
リ１６、１７と拡張装置１９上のメモリとの間での情報
の交換を制御する。

【００１５】ＤＭＡコントローラ５２は、プロセッサ複
合体１４に３つの機能を提供する。ＤＭＡコントローラ
５２は、小型コンピュータのサブシステム制御ブロック
（ＳＣＢ）アーキテクチャを利用してＤＭＡチャネルを
構成しており、したがってプログラム式入出力を使用し
てＤＭＡチャネルを構成する必要はない。ＤＭＡコント
ローラ５２はまた、低速の拡張装置と高速の記憶装置の
間での転送を最適化するための緩衝機能を提供する。Ｄ
ＭＡコントローラ５２はまた、８チャネル、３２ビット
・データ、アドレスおよびバイト転送カウント式直接メ
モリ・アクセス機能を提供する。このＤＭＡ機能を提供
する際に、ＤＭＡコントローラ５２は、２つのモードで
機能することができる。第１のモードでは、ＤＭＡコン
トローラ５２はプログラム式入出力モードで機能し、こ
の時、ＤＭＡコントローラ５２は機能的には入出力スレ
ーブになる。第２のモードでは、ＤＭＡコントローラ５
２がＤＭＡバス・マスタとして機能し、この時、ＤＭＡ
コントローラ５２は入出力バス１８のアービトレーショ
ンと制御を行う。この第２のモードの間、ＤＭＡコント
ローラ５２は、先入れ先出し（ＦＩＦＯ）レジスタを使
用する。すなわち、ソースからのデータは、宛先に供給
される前に、このＦＩＦＯレジスタを通過する。したが
って、直列ＤＭＡ動作が行われる。

【００１６】ＣＡＣＰ５３は、コンピュータ・システム
１０用のアービタとして機能する。ＣＡＣＰ５３は、Ｄ
ＭＡコントローラ５２および拡張装置１９からアービト
レーション制御信号を受け取り、アービトレーション制
御情報を供給することによって、どの装置が入出力バス
１８を介して情報を転送できるか、および特定の装置が
入出力バス１８をどれだけの間制御（すなわち所有）で
きるかを制御する。

【００１７】バス・インターフェース・ユニット５４
は、プロセッサ複合体１４のアーキテクチャと入出力バ
ス１８のアーキテクチャの間での双方向インターフェー
スを提供する。バス・インターフェース・ユニット５４
はまた、この２つのアーキテクチャの間のインターフェ
ースを最適化するための緩衝機能を提供する。バス・イ
ンターフェース・ユニット５４はまた、バス・サイジン
グ機能をも提供する。すなわち、バス・インターフェー
ス・ユニット５４は、３２ビット幅のセグメントで情報
を受け取り、プロセッサ複合体１４が通信中の相手の拡
張装置１９の要件に応じて、より小さいセグメントで入
出力バス１８に情報を供給することができる。

【００１８】バッファ／ＥＣＣ回路５６は、プロセッサ
部分２０とメモリ１６、１７の間のデータ経路、および
メモリ１６、１７とＤＭＡコントローラ５２とバス・イ
ンターフェース・ユニット５４の間のデータ経路を提供
する。バッファ／ＥＣＣ回路５６はまた、プロセッサ部
分２０とＤＭＡコントローラ５２とバス・インターフェ
ース・ユニット５４の間のデータ経路をも提供する。バ
ッファ／ＥＣＣ回路５６は、誤り訂正コードを使ってエ
ラーを検査する。さらに、バッファ／ＥＣＣ回路５６
は、パリティ・メモリと一緒に動作し、パリティ・メモ
リをサポートして、パリティ・メモリを含むプレーナ１
２との下方互換性を与えることができる。

【００１９】ドライバ回路５８は、メモリ・コントロー
ラ５０からの制御情報とアドレス情報をメモリ１６、１
７に供給する。ドライバ回路５８は、メモリ１６、１７
を実施するのに使用されるシングル・インライン・メモ
リ・モジュール（ＳＩＭＭ）の数に基づいて、この情報
を駆動する。すなわち、ドライバ回路５８は、メモリ１
６、１７に供給される制御情報とアドレス情報の信号強
度を、メモリ１６、１７のサイズに基づいて変化させ
る。メモリ１６、１７のサイズは、コンピュータ・シス
テム１０の初期設定中にソフトウェアによって決定され
る。

【００２０】バッファ回路６４は、ベース部分２２とプ
レーナ１２を分離する。バッファ回路６４は、バッファ
を使用することによって、入出力バス１８とバス・イン
ターフェース・ユニット５４の間の境界情報をリアルタ
イムで取り込めるようになっている。すなわち、このバ
ッファは、プロセッサ複合体コネクタ１５に現れる情報
を、そのままの形で記憶する。したがって、コンピュー
タ・システム１０が障害状態を経験した場合、コンピュ
ータ修理担当者が、バッファ回路６４にアクセスして、
コンピュータ・システム１０の障害の際にプロセッサ複
合体コネクタ１５上に存在していた情報を求めることが
できる。

【００２１】自己試験回路６２は、ベース部分２２内の
複数の位置に接続されており、複数の自己試験機能を提
供する。自己試験回路６２は、バッファ回路６４にアク
セスして、障害状態が存在するか否かを判定する。自己
試験回路６２はまた、電源投入時にベース部分２２の他
の主要な構成要素を試験して、コンピュータ・システム
１０が動作可能であるか否かを判定する。

【００２２】図２を参照すると、ＤＭＡコントローラ５
２は、ＤＭＡサイクル実行回路１００、バス制御回路１
０１、制御信号ジェネレータ回路１０２、ルック・アヘ
ッド回路１０３、先入れ先出し（ＦＩＦＯ）レジスタ回
路１０４、ＦＩＦＯバックアップ・メモリ（ＦＩＦＯレ
ジスタ・バックアップ回路）１０８、ＤＭＡ制御バック
アップ回路１１０、プレーナ入出力インターフェース回
路１１２およびプログラム／入出力（ＰＩＯ）レジスタ
回路１１４を含んでいる。ＤＭＡサイクル実行回路１０
０、制御信号ジェネレータ回路１０２、ルック・アヘッ
ド回路１０３およびＤＭＡ制御バックアップ回路１１０
があいまって、ＤＭＡ制御回路として機能する。

【００２３】ＤＭＡサイクル実行回路１００は、ＤＭＡ
制御状態機械１２０を含み、ＤＭＡコントローラ５２の
全体的コントローラとして機能する。すなわち、ＤＭＡ
サイクル実行回路１００は、高水準制御情報を供給する
ことによって、ＤＭＡコントローラ５２の動作を調整す
る。ＤＭＡサイクル実行回路１００は、制御信号ジェネ
レータ回路１０２に制御情報を供給し、制御信号ジェネ
レータ回路１０２からカウント情報を受け取る。また、
ＤＭＡサイクル実行回路１００は、ルック・アヘッド回
路１０３およびＤＭＡ制御バックアップ回路１１０と情
報をやり取りする。また、ＤＭＡサイクル実行回路１０
０は、バス制御回路１０１を介して、ベース部分２２の
メモリ・コントローラ５０とＤＭＡコントローラ５２と
バス・インターフェース・ユニット５４の間の制御情報
経路を通じて、ＤＭＡ制御信号をやり取りする。

【００２４】バス制御回路１０１は、ＤＭＡコントロー
ラ５２と、これと通信するすべての回路との間のインタ
ーフェースとして機能する。バス制御回路１０１は、外
部信号を受け取り、これらの信号をＤＭＡコントローラ
５２の適当な回路に供給するのに必要な回路を含んでい
る。バス制御回路１０１はまた、ＤＭＡコントローラ５
２の回路によって生成された信号を送出するのに必要な
論理回路も含んでいる。

【００２５】制御信号ジェネレータ回路１０２は、ＤＭ
Ａコントローラ５２の基本的な機能コントローラであ
る。すなわち、制御信号ジェネレータ回路１０２は、Ｄ
ＭＡサイクル実行回路１００から受け取った高水準制御
情報に基づいて、個々の制御信号を生成する。制御信号
ジェネレータ回路１０２は、ＦＩＦＯレジスタ回路１０
４ならびにルック・アヘッド回路１０３と情報をやり取
りする。制御信号ジェネレータ回路１０２はまた、ＤＭ
Ａ制御バックアップ回路１１０と情報をやり取りする。
制御信号ジェネレータ回路１０２もまた、バス制御回路
１０１を介して、ベース部分２２のメモリ・コントロー
ラ５０とＤＭＡコントローラ５２とバス・インターフェ
ース・ユニット５４の間のアドレス情報経路にアドレス
信号を供給する。

【００２６】ルック・アヘッド回路１０３は、動的バス
・サイズ設定機能を実行する。ルック・アヘッド回路１
０３は、バス・サイクルが始まると同時に、複数のバス
・サイズ（たとえば、８ビット、１６ビットおよび３２
ビット幅のバス）についての制御情報を生成する。この
制御情報には、ＤＭＡサイクル実行回路１００のＤＭＡ
制御状態機械１２０用の入力変数、ならびに、制御信号
ジェネレータ回路１０２用のバイト・イネーブル信号、
ＦＩＦＯ制御信号、アドレス制御信号、カウント制御信
号およびデータ制御信号が含まれる。この情報を連続的
に生成することによって、ルック・アヘッド回路１０３
は、ＤＭＡコントローラが走行中に各バス・サイクル毎
に異なるバス・サイズに切り替えができるようにする。
制御情報を並行に生成することによって、ルック・アヘ
ッド回路１０３は、ＤＭＡコントローラ５２がメモリ転
送または入出力転送を追加の待ち状態なしで実行できる
ようにする。たとえば、メモリ・パケット転送には６ク
ロック・サイクルだけが必要であり、入出力転送または
単一メモリ転送には３クロック・サイクルだけが必要で
ある。

【００２７】ルック・アヘッド回路１０３はまた、ある
バス・サイクルの最初の転送に必要な制御情報も生成す
る。したがって、ルック・アヘッド回路１０３はまた、
ＤＭＡコントローラがメモリ１６、１７へのパケット転
送を待ち状態なしに行えるようにもする。

【００２８】２０バイトのＦＩＦＯであるＦＩＦＯレジ
スタ回路１０４は、ＤＭＡコントローラ５２のための保
持機能を実行する。ＦＩＦＯレジスタ回路１０４は、転
送メモリ部が１６バイトのパケット境界に位置合せでき
るように、データを蓄積することが可能であり、したが
って、１６バイト・パケット転送でメモリ転送を行え
る。パケット転送を用いると、複数のデータ・バイトに
対して１つのアドレス（たとえば、４つの３２ビット・
ワードに対して１つのアドレス）を指定できるようにな
る。２０バイトのＦＩＦＯを設けることによって、１６
バイト・パケットのパケット境界を発見する機会が増え
る。ＦＩＦＯレジスタ回路１０４は、バス制御回路１０
１を介して、ＤＭＡコントローラ５２とバス・インター
フェース・ユニット５４とバッファ／ＥＣＣ回路５６の
間のデータ情報経路を通じてデータ情報をやり取りす
る。ＦＩＦＯレジスタ回路１０４はまた、ＦＩＦＯバッ
クアップ・メモリ１０８とデータ情報をやり取りし、ま
たＤＭＡ制御バックアップ回路１１０に制御情報を供給
する。

【００２９】ＦＩＦＯレジスタ回路１０４は、データの
サブシステム制御ブロック（ＳＣＢ）をロードするのに
も使用される。各ＳＣＢは、長さ１６バイトである。Ｓ
ＣＢは、ＤＭＡコントローラ５２がバス・マスタ・モー
ドで機能している時に、ＤＭＡ制御バックアップ回路１
１０に記憶される。したがって、ＤＭＡコントローラ５
２は、ＰＩＯインターフェースと個々の入出力サイクル
を使用してＤＭＡチャネルをプログラミングする場合と
は対照的に、１回の１６バイト・パケット転送でＤＭＡ
チャネルを構成することができる。ＤＭＡコントローラ
５２を使用してＤＭＡチャネルを構成することによっ
て、マイクロプロセッサ３０が不要になる。

【００３０】ＦＩＦＯバックアップ・メモリ１０８は、
ＤＭＡコントローラ５２に対するチャネル・バックアッ
プ機能を実行する。ＦＩＦＯバックアップ・メモリ１０
８は、８チャネルのバックアップ回路である。各チャネ
ルは、２０バイトのデータおよび２９個のＦＩＦＯ状態
制御ビットを記憶する能力を有する。ＦＩＦＯレジスタ
回路１０４と同じ幅のバックアップ・メモリを設けるこ
とによって、任意の所与の時刻にＦＩＦＯレジスタ回路
１０４に記憶されたすべての情報を、単一のメモリ・ク
ロック・サイクルの間にバックアップし記憶することが
できる。ＦＩＦＯバックアップ・メモリ１０８を使用す
ることによって、ＤＭＡコントローラ５２は、ＤＭＡ許
可サイクル間に情報を記憶することができる。この情報
を、残余（vesidual）情報と称する。したがって、特定
のＤＭＡチャネルが入出力バス１８の制御を再獲得する
時、情報をメモリから検索する必要がないので、クロッ
ク・サイクルが節約される。この情報は、ＦＩＦＯバッ
クアップ・メモリ１０８とＦＩＦＯレジスタ回路１０４
の間で並列に転送される。

【００３１】ＤＭＡ制御バックアップ回路１１０は、８
チャネルの記憶装置であって、制御信号ジェネレータ回
路１０２から供給される制御情報を記憶し、制御信号ジ
ェネレータ回路１０２に制御情報を供給する。ＤＭＡ制
御バックアップ回路１１０は、ＰＩＯ動作中にプレーナ
入出力インターフェース回路１１２とバックアップ・プ
ログラミング情報をやり取りする。ＤＭＡ制御バックア
ップ回路１１０はまた、ＳＣＢ取出し中にＦＩＦＯレジ
スタ回路１０４を介してバス制御回路１０１と制御情報
をやり取りする。

【００３２】プレーナ入出力インターフェース回路１１
２は、ＰＩＯレジスタ回路１１４およびＤＭＡ制御バッ
クアップ回路１１０への情報の転送と記憶を制御する。
プレーナ入出力インターフェース回路は、ＰＩＯレジス
タ回路１１４とＰＩＯプログラミング情報をやり取りす
る。

【００３３】ＰＩＯレジスタ回路１１４は、ＤＭＡコン
トローラ５２の動作中に使用されるプログラム情報を記
憶する。ＰＩＯレジスタは、ＤＭＡコントローラ５２の
８本のチャネルに対応する８本のチャネルを含んでい
る。各チャネルは、ＤＭＡコントローラ５２の対応する
チャネル用の制御情報を記憶する。

【００３４】図３を参照すると、バス制御回路１０１
は、３２ビットのデータ信号（Ｄ（０−３１））、３０
ビットのアドレス信号（Ａ（２−３１））および４ビッ
トのバイト・イネーブル信号（ＢＥ（０−３））をやり
取りし、かつデータ・レディ信号（ＲＤＹ）およびバー
スト・データ・レディ信号（ＢＲＤＹ）を受け取る。バ
ス制御回路は、ＤＭＡ制御信号であるＤＭＡＡＣＫ、Ｔ
ＩＭＥＯＵＴ、ＢＵＲＳＴおよびＡＣＴＣＨＮＬ（０
−２）も受け取る。ＤＭＡＡＣＫ信号は、ＤＭＡコント
ローラ５２が入出力バス１８の制御を有することを示す
ＤＭＡ肯定応答信号であり、ＴＩＭＥＯＵＴ信号は、Ｄ
ＭＡコントローラ５２が情報の転送を終了すべきことを
示すエラー指示信号であり、ＢＵＲＳＴ信号は、外部装
置が複数のデータ転送を１行で送受できることを示す、
外部装置から供給される信号であり、ＡＣＴＣＨＮＬ
（０−２）信号は、ＤＭＡコントローラ５２のどのチャ
ネルが活動状態であるのかを示すＤＭＡチャネル・アク
ティブ指示信号である。バス制御回路１０１は、ＤＭＡ
コントローラ５２がパケット転送を提供する意図を有す
ることを示す、ＤＭＡコントローラ５２から供給される
バースト継続信号（ＢＬＡＳＴ）と、アドレス情報と制
御情報をいつサンプリングするのかを示すアドレス・ス
トローブ信号（ＡＤＳ）と、読取り動作と書込み動作の
どちらが行われるのかを示す読取り／書込み信号（Ｗ／
Ｒ）と、メモリと入出力装置のどちらにアクセス中であ
るのかを示すメモリ入出力信号（Ｍ／ＩＯ）を送出す
る。バス制御回路１０１は、ＤＭＡ制御信号であるＭＥ
ＭＦＬＵＳＨ、ＴＣおよびＤＭＡＡＣＴＩＶＥも送出す
る。ＭＥＭＦＬＵＳＨ信号は、ＤＭＡコントローラ５２
のあるチャネルの残りの動作がメモリ書込み動作だけで
あることを示す信号である。ＴＣ信号は、最後の入出力
サイクルの終りに供給される終端カウント信号である。
ＤＭＡＡＣＴＩＶＥ信号は、ＤＭＡコントローラ５２が
活動状態（すなわち、転送を実行中）である限り活動状
態であり続けるＤＭＡ活動状態信号である。バス制御回
路１０１は、バス・サイズ有効信号（ＢＳＶ）とバス・
サイズ指示信号（ＢＳ１６、ＢＳ３２）も受け取る。バ
ス制御回路１０１が受け取る情報は、ＤＭＡ制御状態機
械１２０、ＤＭＡ制御バックアップ回路１１０、ＦＩＦ
Ｏバックアップ・メモリ１０８およびＦＩＦＯレジスタ
回路１０４に供給される。ルック・アヘッド回路１０３
および制御信号ジェネレータ回路１０２との間でも情報
がやり取りされる。

【００３５】制御信号ジェネレータ回路１０２は、ＳＣ
Ｂ取出しコントローラ１２２、ＤＭＡ転送コントローラ
１２３およびＦＩＦＯコントローラ１３４を含んでい
る。ＤＭＡ転送コントローラ１２３は、モード・コント
ローラ１２４、第１アドレス・ジェネレータ１２６、第
２アドレス・ジェネレータ１２８、転送カウント・コン
トローラ１３０およびバイト・イネーブル・ジェネレー
タ１３２を含んでいる。ＳＣＢ取出しコントローラ１２
２とＦＩＦＯコントローラ１３４は、制御信号ジェネレ
ータ回路１０２の制御回路である。モード・コントロー
ラ１２４、第１アドレス・ジェネレータ１２６、第２ア
ドレス・ジェネレータ１２８、転送カウント・コントロ
ーラ１３０およびバイト・イネーブル・ジェネレータ１
３２も、制御信号ジェネレータ回路１０２の制御回路で
ある。

【００３６】ＳＣＢ取出しコントローラ１２２は、ＳＣ
Ｂ転送が発生すべきかどうかを決定する。発生すべき場
合には、ＳＣＢ取出しコントローラ１２２は、ＦＩＦＯ
レジスタ回路１０４を介してＤＭＡ制御バックアップ回
路１１０へのＳＣＢ転送を開始し、完了する。ＳＣＢ転
送が完了すると、ＳＣＢ取出しコントローラ１２２は、
ＤＭＡ転送が開始できることを示す制御信号をＤＭＡ制
御状態機械に供給する。ＤＭＡコントローラ５２が、あ
る転送用に構成された後、その転送が完了するまでＤＭ
Ａコントローラ５２を再構成する必要はない。また、Ｓ
ＣＢ取出しコントローラ１２２を用いると、複数のデー
タ・ブロックを連鎖することができ、したがって、不連
続な情報データ・ブロックを互いに連鎖できるようにな
る。

【００３７】ＤＭＡ転送コントローラ１２３は、ＤＭＡ
転送を引き起こすのに必要なＤＭＡ転送信号を生成す
る。ＤＭＡ転送コントローラ１２３は、ＤＭＡ制御状態
機械から受け取る制御信号に基づいてこれらの信号を生
成する。具体的に言うと、ＤＭＡ転送コントローラ１２
３の制御信号が、これらのＤＭＡ転送信号を生成する。

【００３８】ＤＭＡ転送コントローラ１２３のモード・
コントローラ１２４は、ＤＭＡ制御バックアップ回路１
１０に記憶されたモード情報を解釈し、このモード情報
に基づいて、ＤＭＡサイクル実行回路１００のＤＭＡ制
御状態機械１２０に制御情報を供給する。ＤＭＡコント
ローラ５２が機能することのできる異なるモードの例と
しては、入出力装置からメモリへの転送、メモリから入
出力装置への転送、およびメモリ間転送がある。これら
のモードのそれぞれについて、制御信号ジェネレータ回
路１０２の制御回路は、ＤＭＡ制御状態機械１２０の制
御下で異なる動作を実行できる。また、モード・コント
ローラ１２４は、たとえば特定のＤＭＡ転送のためにＦ
ＩＦＯレジスタ回路１０４が必要であり、したがってこ
れをイネーブルする必要があるか否かなど、ＤＭＡ転送
の他の態様も指示する。

【００３９】ＤＭＡ転送コントローラ１２３の第１アド
レス・ジェネレータ１２６および第２アドレス・ジェネ
レータ１２８は、ＤＭＡ転送のソース・アドレスと宛先
アドレスを表すアドレス信号を生成する。転送が入出力
装置との間で行われる場合、第１アドレス・ジェネレー
タは、一定の値を保つ。転送がメモリ間転送である場
合、両方のアドレス信号が転送中に連続して生成され
る。第１アドレス・ジェネレータ１２６および第２アド
レス・ジェネレータ１２８は、ＤＭＡ制御状態機械１２
０の制御下でアドレス信号を生成する。第１アドレス・
ジェネレータ１２６は、ソース・アドレスまたは宛先ア
ドレスのどちらかを生成できる。第２アドレス・ジェネ
レータ１２８は、第１アドレス・ジェネレータ１２６に
よって生成されなかったアドレスを生成する。

【００４０】転送カウント・コントローラ１３０は、特
定の転送の間に転送される情報のブロック・サイズに基
づいて、転送制御情報を生成する。転送が開始される
時、転送カウント・コントローラ１３０に、転送される
情報のブロック・サイズを表す制御情報がロードされ
る。この情報は、各バイトが転送されるごとに減分され
る。転送カウントが０に等しくなった時、転送カウント
・コントローラ１３０は、転送が完了したことを示す転
送カウント信号をＤＭＡ制御状態機械１２０に供給す
る。

【００４１】バイト・イネーブル・ジェネレータ１３２
は、各サイクルの開始時に必要なバイト・イネーブル信
号を生成し、これによって、どのバイトを特定のＤＭＡ
転送中に転送すべきかを示す。バイト・イネーブル・ジ
ェネレータ１３２はまた、バイト・イネーブル信号を生
成し、これがＦＩＦＯコントローラ１３４に供給され
て、ＦＩＦＯレジスタ回路１０４のどの位置に有効な情
報が記憶されているのかを、ＦＩＦＯコントローラ１３
４が判定できるようにする。

【００４２】ＦＩＦＯコントローラ１３４は、データ情
報のバイトをＦＩＦＯレジスタ回路１０４のスタックに
移動するのに使用されるＦＩＦＯ制御信号を生成する回
路を含んでいる。この制御信号は、何バイトの情報がＦ
ＩＦＯレジスタ回路１０４にロードされているのかのカ
ウントも提供する。このカウント情報は、ＦＩＦＯレジ
スタ回路１０４がどの程度満たされているかを判定し
て、いつ状態間遷移を行うかを決定するのに使用され
る。ＦＩＦＯコントローラ１３４によって生成されるＦ
ＩＦＯ制御情報は、ＦＩＦＯバックアップ・メモリ１０
８にも供給される。

【００４３】ルック・アヘッド回路１０３は、マルチプ
レクサ回路１４８に制御情報を供給する初期値回路１４
０、サイズ８ルック・アヘッド回路１４２、サイズ１６
ルック・アヘッド回路１４４およびサイズ３２ルック・
アヘッド回路１４６、ならびに、マルチプレクサ回路１
４８に制御入力情報を供給するバス・サイズ選択回路１
５０を含んでいる。初期値回路１４０は、バス・サイク
ルの初期転送に必要な制御情報を生成する。この初期転
送情報を生成する際に、初期値回路１４０は、最も幅広
い転送サイズ、すなわち、３２ビット幅転送を仮定す
る。サイズ８ルック・アヘッド回路１４２、サイズ１６
ルック・アヘッド回路１４４およびサイズ３２ルック・
アヘッド回路１４６は、それぞれのバス・サイズに基づ
いて、情報の転送に必要な制御情報の組を並行に生成す
る。マルチプレクサ回路１４８は、バス・サイズ選択回
路１５０の制御下で、現サイクルのバス・サイズに基づ
いて、これらの制御情報の組のうちの１組を次の制御情
報の組としてパスする。バス・サイズ選択回路１５０
は、データ情報転送に必要なバス・サイズを示すＢＳＶ
信号、ＢＳ３２信号およびＢＳ１６信号をバス制御回路
１０１から受け取り、これらの信号に基づいて、次サイ
クル用にパスすべき適当な制御情報を選択する。各バス
・サイズの制御情報が並行に生成されるので、バス・サ
イズが選択されると同時に、このバス・サイズ用の制御
情報を制御信号ジェネレータ回路１０２に即座に供給し
て、次サイクル用の制御情報を生成することができ、し
たがって、連続するＤＭＡバス・サイクル間の待ち時間
が減少する。拡張装置１９は異なるバス・サイズで情報
を転送するので、バス・サイズが変化する可能性もあ
る。したがって、ＤＭＡコントローラ５２は、第１サイ
クル中は第１のバス・サイズで情報を転送し、引き続く
第２のバス・サイクル中は第２のバス・サイズで情報を
転送することができる。このように、ＤＭＡコントロー
ラ５２は、システム装置のそれぞれのバス幅について前
もって何も知らずに、かつシステム性能を全く低下させ
ずに、システム装置間でデータを転送する能力を有す
る。

【００４４】マルチプレクサ回路１４８の出力信号は、
制御信号ジェネレータ回路１０２の制御回路とＤＭＡ制
御状態機械１２０に供給される。また、これらの制御回
路は、ＤＭＡ制御状態機械１２０と信号をやり取りし、
サイズ８ルック・アヘッド回路１４２、サイズ１６ルッ
ク・アヘッド回路１４４およびサイズ３２ルック・アヘ
ッド回路１４６に制御信号を供給する。

【００４５】図３と図４を参照すると、ＤＭＡコントロ
ーラ５２のＦＩＦＯ部分は、ＦＩＦＯレジスタ回路１０
４、ＦＩＦＯバックアップ・メモリ１０８、および制御
信号ジェネレータ回路１０２のＦＩＦＯコントローラ１
３４を含んでいる。制御信号ジェネレータ回路１０２の
ＦＩＦＯコントローラ１３４は、ＦＩＦＯレジスタ回路
１０４とＦＩＦＯバックアップ・メモリ１０８に制御信
号を供給する。ＦＩＦＯバックアップ・メモリ１０８
は、ＦＩＦＯレジスタ回路１０４とデータ情報を並列に
やり取りする。したがって、ＦＩＦＯバックアップ・メ
モリ１０８とＦＩＦＯレジスタ回路１０４の間で、単一
のメモリ・サイクルでデータ情報が転送できる。データ
の転送は、ＦＩＦＯコントローラ１３４の制御下で行わ
れる。

【００４６】ＦＩＦＯレジスタ回路１０４は、入力ステ
アリング・マルチプレクサ２０２、複数のバッファ・セ
ル（たとえば、終段セル２０４、中間段セル２０６およ
び初段セル２０８）および出力ステアリング・マルチプ
レクサ２１０を含んでいる。バッファ・セルは、行（す
なわち、バンク）と列に配列され、各行は、１つの終段
セル２０４、１つまたは複数の中間段セル２０６および
１つの初段セル２０８からなり、各列は、複数の終段セ
ル２０４または中間段セル２０６または初段セル２０８
からなる。２０バイトＦＩＦＯレジスタ回路では、ＦＩ
ＦＯレジスタ回路１０４は、３列の中間セルならびに４
行のセルを含む（図４では４行３列のセルを示す）。

【００４７】入力ステアリング・マルチプレクサ２０２
は、バス制御回路１０１から３２ビットのデータ信号を
受け取る。各入力ステアリング・マルチプレクサ２０２
は、ＦＩＦＯコントローラ１３４の制御下で、それぞれ
の行のバッファ・セル、すなわち、それぞれの終段セル
２０４、当該の中間段セル２０６および当該の初段セル
２０８に８ビットのデータ信号を並列に供給する。終段
セル２０４、中間段セル２０６および初段セル２０８
は、ＦＩＦＯバックアップ・メモリ１０８からもデータ
情報を並列に受け取る。各終段セル２０４は、データ情
報信号をそれぞれの中間段セル２０６に供給する。各中
間段セル２０６は、データ情報信号を別の中間段セル２
０６またはそれぞれの初段セル２０８に供給する。初段
セル２０８は、出力ステアリング・マルチプレクサ２１
０にデータ情報信号を並列に供給し、出力ステアリング
・マルチプレクサ２１０は、初段セル２０８から受け取
った信号を組み合わせて、３２ビットのデータ信号をバ
ス制御回路１０１に供給する。

【００４８】各終段セル２０４は、終段セル・マルチプ
レクサ２１２と終段セル制御回路２１３を含んでいる。
各中間段セル２０６は、中間段セル・マルチプレクサ２
１４と中間段セル制御回路２１５を含んでいる。各初段
セルは、初段セル・マルチプレクサ２１６と初段セル制
御回路２１７を含んでいる。終段セル・マルチプレクサ
２１２と中間段セル・マルチプレクサ２１４または初段
セル・マルチプレクサ２１６の唯一の相違は、終段セル
・マルチプレクサが２：１マルチプレクサであるのに対
して、中間段セル・マルチプレクサ２１４および初段セ
ル・マルチプレクサ２１６が３：１マルチプレクサであ
ることである。終段セル・マルチプレクサ２１２、中間
段セル・マルチプレクサ２１４および初段セル・マルチ
プレクサ２１６は、すべてＦＩＦＯバックアップ・メモ
リ１０８からデータ入力信号を受け取る。バッファ・セ
ルの１行の終段セル・マルチプレクサ２１２、中間段セ
ル・マルチプレクサ２１４および初段セル・マルチプレ
クサ２１６はまた、すべてそれぞれの入力ステアリング
・マルチプレクサ２０２からデータ入力信号を並列に受
け取る。中間段セル・マルチプレクサ２１４は、終段セ
ル制御回路２１３からデータ情報信号を受け取る。初段
セル・マルチプレクサ２１６は、中間段セル制御回路２
１５からデータ情報信号を受け取り、終段セル・マルチ
プレクサ２１２、中間段セル・マルチプレクサ２１４お
よび初段セル・マルチプレクサ２１６は、ＦＩＦＯコン
トローラ１３４の制御下で、どの入力信号をパスするか
を選択する。

【００４９】ＦＩＦＯコントローラ１３４は、読取りポ
インタ回路２２０、書込みポインタ回路２２２、データ
・イン・ステア・コントローラ２２６およびデータ・ア
ウト・ステア・コントローラ２２４、ならびに、バック
アップ・メモリ制御回路２２８およびＦＩＦＯ制御信号
レジスタ回路２３０を含んでいる。読取りポインタ回路
２２０は、読取りストローブ信号（ＲＤＳＴＲ）を受
け取り、読取りポインタ信号を生成する。この読取りポ
インタ信号は、データ・アウト・ステア・コントローラ
２２４とＦＩＦＯバックアップ・メモリ１０８に供給さ
れる。書込みポインタ回路２２２は、書込みストローブ
信号（ＷＲＳＴＲ）を受け取り、書込みポインタ信号
を生成する。この書込みポインタ信号は、データ・イン
・ステア・コントローラ２２６とＦＩＦＯバックアップ
・メモリ１０８に供給される。データ・アウト・ステア
・コントローラ２２４とデータ・イン・ステア・コント
ローラ２２６は、ＦＩＦＯバイト・イネーブル信号（Ｆ
ＩＦＯＢＥ）、転送カウント信号（ＸＦＥＲＣＮＴ）お
よび並列書込み信号（ＰＷＲＳＴＲ）をも受け取
る。データ・イン・ステア・コントローラ２２６は、こ
れらの信号に基づいて入力ステアリング・マルチプレク
サ２０２を制御し、データ・アウト・ステア・コントロ
ーラ２２４は、これらの信号に基づいて出力ステアリン
グ・マルチプレクサ２１０を制御する。バックアップ・
メモリ制御回路２２８は、３ビットの活動チャネル指示
信号（ＡＣＴＣＨＮＬ（０−２））、メモリ読取り／
書込み信号（ＲＡＭＷ／Ｒ）およびメモリ・クロック
信号（ＲＡＭＣＬＫ）を受け取る。ＦＩＦＯ制御信号
レジスタ回路２３０は、複数のＦＩＦＯ制御信号を受け
取り、制御信号をＦＩＦＯレジスタ回路１０４に供給す
る。

【００５０】図５を参照すると、中間段セル制御回路２
１５は、バイト有効制御回路２５０、バイト有効フリッ
プフロップ２５２、セル・クロック制御回路２５４およ
びセル・データ・レジスタであるフリップフロップ２５
６を含んでいる。バイト有効制御回路２５０は、複数の
制御信号に基づいて、あるバイトを各中間段セル２０６
が記憶するか否かを決定する。バイト有効制御回路２５
０は、次クロック・サイクルの後に、あるデータ・バイ
トが有効であるべきことを示す。バイト有効フリップフ
ロップ２５２は、バイト有効制御回路２５０の出力をＣ
ＬＯＣＫ信号と同期させ、次いでセル・クロック制御回
路２５４、バイト有効制御回路２５０および隣接する他
のバイト有効制御回路２５０にＢＹＴＥＶＡＬＩＤ
（バイト有効）信号を供給する。セル・クロック制御回
路２５４は、バッファ・セルが実行中の動作のタイプに
基づいて、ＢＹＴＥＶＡＬＩＤ信号を適当なストロー
ブ信号と同期させる。同期されたＢＹＴＥＶＡＬＩＤ
信号は、フリップフロップ２５６のクロック・ゲーティ
ング入力である。フリップフロップ２５６は、中間段セ
ル・マルチプレクサ２１４からの入力に基づいて、ＦＩ
ＦＯデータ出力信号を同期させる。

【００５１】バイト有効制御回路２５０は、ＷＲＳＴ
Ｒ信号とＲＤＳＴＲ信号ならびにバイト有効信号（Ｂ
Ｖ（Ｉ−１）、ＢＶ（Ｉ）およびＢＶ（Ｉ＋１））を受
け取る。ＢＶ（Ｉ−１）は、ＦＩＦＯレジスタ回路１０
４のそれぞれの前段のセルからのＢＹＴＥＶＡＬＩＤ
信号（すなわち、終段セル２０４からのＢＹＴＥＶＡ
ＬＩＤ信号）であり、ＢＶ（Ｉ＋１）は、ＦＩＦＯレジ
スタ回路１０４のそれぞれの後段のセルからのＢＹＴＥ
ＶＡＬＩＤ信号（すなわち、初段セル２０８からまた
は中間段セル２０６からのＢＹＴＥＶＡＬＩＤ信号）
である。また、バイト有効制御回路２５０は、下記のバ
イト制御信号、すなわちＦＩＦＯバックアップ・メモリ
１０８に記憶されるデータ情報に対応するＢＹＴＥＶ
ＡＬＩＤ信号であるバックアップ・バイト有効信号（Ｂ
ＡＣＫＵＰＢＹＴＥＶＡＬＩＤ）、データ情報をＦ
ＩＦＯレジスタ回路１０４に書き込むのかそれともそこ
から読み取るのかを示すＦＩＦＯ書込み非読取り信号
（ＦＩＦＯＷＮＲ）、バッファ・セル内の情報をＦＩ
ＦＯバックアップ・メモリ１０８にバックアップした後
にそのバッファ・セルをいつクリアするのかを示すＦＩ
ＦＯフラッシュ信号（ＦＩＦＯＦＬＵＳＨ）、およびＦ
ＩＦＯ回路内の情報をすべてリセットするシステム・リ
セット信号（ＲＥＳＥＴ）を受け取る。バイト有効制御
回路２５０は、セル・クロック信号（ＣＬＯＣＫ）によ
って刻時されるバイト有効フリップフロップ２５２にバ
イト有効信号を供給する。バイト有効フリップフロップ
２５２は、刻時されたＢＹＴＥＶＡＬＩＤ信号をセル
・クロック制御回路２５４に供給する。

【００５２】セル・クロック制御回路２５４はまた、下
記のセル・クロック信号、すなわちＲＤＳＴＲ信号、
ＷＲＳＴＲ信号、ＰＲＤＳＴＲ信号およびＰＷ
ＲＳＴＲ信号、ならびにＣＬＯＣＫ信号を受け取る。セ
ル・クロック制御回路２５４は、刻時されたＢＹＴＥ
ＶＡＬＩＤ信号をフリップフロップ２５６のクロック入
力端子に供給する。フリップフロップ２５６は、中間段
セル・マルチプレクサ２１４からデータ出力信号を受け
取る。

【００５３】図１ないし図３と図６を参照すると、動作
の際に、ＣＡＣＰ５３は、当該ＣＡＣＰに含まれるアー
ビトレーション状態機械３００の制御下で、アービトレ
ーション機能を実行する。アービトレーション中に、Ｄ
ＭＡコントローラ５２が入出力バス１８の所有権を勝ち
取った場合、ＤＭＡＡＣＫ信号がＣＡＣＰ５３によって
活動化され、ＤＭＡ制御状態機械１２０の監視状態機械
３０２に制御が移る。ＤＭＡ制御状態機械１２０は、Ｄ
ＭＡ実行状態機械３０４をも含んでいる。監視状態機械
３０２は、初期設定機能を実行し、活動状態のＤＭＡＧ
Ｏ信号によって示されるように、その後、ＤＭＡ実行状
態機械３０４に制御が与えられる。ＤＭＡ実行状態機械
３０４は、直接メモリ・アクセス情報の実際の転送を制
御する。活動状態のＤＯＮＥ信号によって示されるよう
に、転送が完了した後に、監視状態機械３０２に制御が
移り、監視状態機械３０２は完了機能を実行し、その
後、非活動状態のＤＭＡＡＣＫ信号によって示されるよ
うに、アービトレーション状態機械３００に制御が移
り、別のアービトレーション・サイクルが開始される。

【００５４】図７を参照すると、監視状態機械３０２
は、ＤＭＡＡＣＫ信号が活動化されるまで、遊休（ＩＤ
ＬＥ）状態３５０で循環する。ＤＭＡＡＣＫ信号を受け
取ると、待機（ＷＡＩＴ）状態３５２に制御が移り、こ
れによって、ＤＭＡＡＣＴＩＶＥ信号が活動化され、メ
モリ読取り（ＭＥＭＲＥＡＤ）状態３５４へ遷移する
前に制御信号が決定できるようになる。ＭＥＭＲＥＡ
Ｄ状態３５４では、ＤＭＡ制御バックアップ回路１１０
からのＤＭＡ制御情報とＳＣＢ制御情報の取出しと読取
りが行われ、この情報が、制御信号ジェネレータ回路１
０２に供給される。具体的に言うと、この制御情報が、
モード・コントローラ１２４、第１アドレス・ジェネレ
ータ１２６、第２アドレス・ジェネレータ１２８、転送
カウント・コントローラ１３０およびバイト・イネーブ
ル・ジェネレータ１３２にロードされる。さらに、ＦＩ
ＦＯバックアップ・メモリ１０８に記憶されたＦＩＦＯ
情報が、ＦＩＦＯレジスタ回路１０４とＦＩＦＯコント
ローラ１３４にロードされる。ＭＥＭＲＥＡＤ状態３
５４の間に、ＳＣＢ取出しコントローラ１２２に記憶さ
れた情報によって、たとえばＤＭＡ転送とＳＣＢ転送の
どちらが行われるのかなど、制御信号ジェネレータ回路
１０２にロードされる転送情報のタイプが決定される。

【００５５】ＤＭＡ転送の場合、待機（ＷＡＩＴ）状態
３５８に制御が移り、ＤＭＡＧＯ信号が活動化される。
ＤＭＡＧＯ信号が活動化される時、ＤＭＡ実行（ＤＭＡ
ＥＸＥＣ）状態３６０に制御が移り、これを介して、
ＤＭＡ実行状態機械３０４に制御が移る。ＤＭＡ実行状
態機械３０４が転送を完了すると、ＤＯＮＥ信号が活動
化され、監視状態機械３０２に制御が戻り、書込み（Ｍ
ＥＭＷＲＩＴＥ）状態３６２に制御が移る。ＭＥＭ
ＷＲＩＴＥ状態３６２では、制御信号ジェネレータ回路
１０２の制御回路内にある制御情報が、ＤＭＡ制御バッ
クアップ回路１１０に記憶される。また、ＭＥＭＷＲ
ＩＴＥ状態３６２で、データ情報が、ＦＩＦＯレジスタ
回路１０４からＦＩＦＯバックアップ・メモリ１０８に
転送される。さらに、ＭＥＭＷＲＩＴＥ状態３６２
で、ＤＭＡＡＣＴＩＶＥ信号が非活動状態にセットさ
れ、その結果、ＣＡＣＰ５３がＤＭＡＡＣＫ信号を非活
動状態にセットし、ＩＤＬＥ状態３５０に制御が戻る。
ＤＭＡＡＣＫ信号がもう一度ＣＡＣＰ５３によって活動
化されるまで、制御はＩＤＬＥ状態３５０に留まる。

【００５６】ＳＣＢ転送の場合、初期ＭＥＭＲＥＡＤ
状態３５４の間に、ＳＣＢポインタを含む制御情報が、
ＤＭＡ制御バックアップ回路１１０から制御信号ジェネ
レータ回路１０２にロードされる。制御がＭＥＭＲＥ
ＡＤ状態３５４からＳＣＢ実行（ＳＣＢＥＸＥＣ）状
態３６６に渡される。ＳＣＢＥＸＥＣ状態３６６の間
に、ＳＣＢプログラミング情報がシステム・メモリから
検索される。ＳＣＢ取出しコントローラ１２２が、ＳＣ
Ｂ情報の検索に使用される取出しカウントを供給する。
ＳＣＢＥＸＥＣ状態３６６では、ルック・アヘッド回
路１０３を使用して、可能なすべてのバス・サイズに基
づいて適切な制御情報を生成し、その結果、ＢＳＶ信号
が活動状態になると同時にＳＣＢ情報が検索できるよう
になる。このＳＣＢ情報は、一時的にＦＩＦＯレジスタ
回路１０４に置かれる。ＳＣＢ取出しコントローラ１２
２から情報を検索した後に、ＭＥＭＷＲＩＴＥ状態３
６２に制御が移り、その状態で、ＳＣＢプログラミング
情報がＤＭＡ制御バックアップ回路１１０に記憶され
る。ＳＣＢ情報がＤＭＡ制御バックアップ回路１１０に
記憶された後に、ＭＥＭＲＥＡＤ状態３５４に制御が
移って、ＤＭＡ転送を開始する。検索されるＳＣＢ情報
は、１６バイト幅である。そのうちの４バイトが転送の
モードを示し、４バイトが第１アドレス（この第１アド
レスは、入出力拡張装置１９を使用する転送の場合には
入出力アドレス、メモリ間転送の場合には第１メモリ・
アドレスである）を示し、４バイトが第２アドレスを示
し、４バイトが転送カウントを示す。

【００５７】監視状態機械３０２はまた、データ連鎖動
作を制御する能力を有する。データ連鎖動作は、ＳＣＢ
ＥＸＥＣ状態３６６の間にロードされる最初の１６バ
イトＳＣＢのモード情報の部分によって示される。直接
メモリ・アクセス転送では、データ情報を連続するメモ
リ位置に記憶することが必要である。したがって、情報
が不連続なブロックに記憶されている場合、データ連鎖
を使用して、直接メモリ・アクセス転送を分散させたり
まとめたりする。

【００５８】データ連鎖動作では、監視状態機械３０２
は、最初の１６バイトＳＣＢの他に、間接リスト（ＩＬ
ＩＳＴ）情報を検索する。ＩＬＩＳＴは、８バイトＩＬ
ＩＳＴＳＣＢのグループである。各ＩＬＩＳＴＳＣＢ
は、４バイトの第２アドレスと４バイトの転送カウント
を含む。ＳＣＢＥＸＥＣ状態３６６の間に検索される
ＳＣＢのモード情報でデータ連鎖動作が示される時は、
ＭＥＭＷＲＩＴＥ状態３６２の間にこのＳＣＢをメモ
リに書き込んだ後、ＳＣＢＩＬＩＳＴメモリ読取り
（ＳＣＢＩＬＩＳＴＭＥＭＲＥＡＤ）状態３６８
に制御が移り、この状態の間に、ＩＬＩＳＴ情報の検索
に必要な制御情報が制御信号ジェネレータ回路１０２に
ロードされる。この情報をロードした後に、ＩＬＩＳＴ
取出し（ＩＬＩＳＴＦＥＴＣＨ）状態３７０に制御が
移り、この状態の間に、ＩＬＩＳＴ情報が、システム・
メモリから検索され、一時的にＦＩＦＯレジスタ回路１
０４に置かれる。

【００５９】その後、書込み（ＡＤＤＲ２＆ＸＦＥ
ＲＭＥＭＷＲＩＴＥ）状態３７２に制御が移り、こ
の状態で、ＩＬＩＳＴ情報がＤＭＡ制御バックアップ回
路１１０に書き込まれる。その後、書込み（ＬＩＳＴ
ＰＴＲ＆ＣＮＴＭＥＭＷＲＩＴＥ）状態３７４に
制御が移り、この状態で、ＩＬＩＳＴポインタとＩＬＩ
ＳＴカウンタがＤＭＡ制御バックアップ回路１１０に記
憶される。ＩＬＩＳＴポインタとＩＬＩＳＴカウンタ
は、次のＤＭＡ転送に特定のデータ連鎖のうちのどのＩ
ＬＩＳＴＳＣＢが使用されるかを追跡するのに使用さ
れる。その後、ＤＭＡ転送がもう行われない場合は、Ｉ
ＤＬＥ状態３５０に制御が戻り、ＤＭＡコントローラ５
２がまだ入出力バス１８の所有権を有する場合は、ＭＥ
ＭＲＥＡＤ状態３５４に制御が移って、ＤＭＡ転送が
開始される。

【００６０】監視状態機械３０２の動作状態に加えて、
監視状態機械３０２は、エラー（ＥＲＲＯＲ）状態３７
６をも含む。特定のエラー状態が発生した時、ＭＥＭ
ＲＥＡＤ状態３５４などの動作状態からＥＲＲＯＲ状態
３７６に制御が移る。タイムアウト状態が、エラー状態
の１例である。ＥＲＲＯＲ状態３７６では、ＩＤＬＥ状
態３５０に戻る前に所与の完了タスクが実行され、した
がって、ＤＭＡコントローラ５２は、エラー状態から優
雅に（gracefully）脱出することができる。すなわち、
ＥＲＲＯＲ状態３７６の間に、制御信号ジェネレータ回
路１０２の制御回路の内容がメモリに供給され、したが
って、この情報が後続サイクル中に回復できるようにな
る。

【００６１】図８を参照すると、ＤＭＡ実行状態機械３
０４は、２つの部分に編成されており、遊休（ＩＤＬ
Ｅ）状態４００の右側にはＦＩＦＯ使用可能部分、ＩＤ
ＬＥ状態４００の左側にはＦＩＦＯ使用不能部分があ
る。両方の部分の動作中、ＦＩＦＯレジスタ回路１０４
は保持機構として使用される。ただし、ＤＭＡ実行状態
機械３０４の動作がＦＩＦＯ使用可能部分を介するもの
である時は、ＦＩＦＯレジスタ回路はデータ情報で満た
される。これは、たとえばＦＩＦＯレジスタ回路１０４
をバースト転送や入出力拡張装置１９とシステム・メモ
リの間の転送の最適化に使用する時である。ＤＭＡ実行
状態機械３０４の異なる状態の動作は、ＤＭＡ転送のモ
ードにも依存する。

【００６２】制御は、ＤＭＡ実行状態機械３０４に移る
まで、ＩＤＬＥ状態４００に留まる。ＤＭＡＧＯ信号が
非活動状態である限り、制御はＩＤＬＥ状態４００に留
まる。ＤＭＡＧＯ信号が活動状態になった時、ＦＩＦＯ
ＥＮ信号の状態に応じて、ＤＭＡ実行状態機械３０４の
ＦＩＦＯ使用可能部分、またはＤＭＡ実行状態機械３０
４のＦＩＦＯ使用不能部分に制御が移る。ＤＭＡＧＯ信
号が活動状態であり、ＦＩＦＯＥＮ信号も活動状態であ
る時は、バス・サイズ有効読取り（ＢＳＶＲＥＡＤ）
状態４０２に制御が移る。

【００６３】モード・コントローラ１２４に記憶される
モード情報によって示されるように、入出力装置からメ
モリへの転送の場合、データ情報は、そのサイクルの始
めに入出力装置から読み取られる。ＢＳＶ信号が活動状
態になるのを待っている間に、ルック・アヘッド回路１
０３のサイズ８ルック・アヘッド回路１４２、サイズ１
６ルック・アヘッド回路１４４およびサイズ３２ルック
・アヘッド回路１４６が、制御信号ジェネレータ回路１
０２の制御回路から情報を受け取り、制御信号ジェネレ
ータ回路１０２の制御回路とＤＭＡ実行状態機械３０４
に供給される制御情報を、ＢＳ１６信号とＢＳ３２信号
によって示される拡張装置の幅に応じて生成する。ＢＳ
Ｖ信号が活動状態になった時、制御信号ジェネレータ回
路１０２の制御回路が更新され、制御が読取りレディ
（ＲＤＹＲＥＡＤ）状態４０４に移る。

【００６４】制御は、ＲＤＹ信号が活動状態にならない
限り、ＲＤＹＲＥＡＤ状態４０４に留まる。ＲＤＹ信
号が活動状態になった時、データ情報が、入出力バス１
８からバス制御回路１０１にラッチされる。その１クロ
ック・サイクル後に、このデータ情報がＦＩＦＯレジス
タ回路１０４に供給され、バス制御回路１０１は、次の
データ情報をラッチできる状態になる。ＲＤＹＲＥＡ
Ｄ状態４０４の間に、ルック・アヘッド回路１０３によ
って生成されているルック・アヘッド信号を監視して、
さらにデータを読み取る必要があるか否かを判定する。
さらにデータを読み取る必要がある場合には、ＢＳＶ
ＲＥＡＤ状態４０２に制御が戻り、この処理を繰り返
す。読み取るべきデータ情報がもう存在しない場合に
は、入出力装置からメモリへの転送の場合、バス・サイ
ズ有効書込み（ＢＳＶＷＲＩＴＥ）状態４０６に制御
が移る。

【００６５】ＢＳＶＷＲＩＴＥ状態４０６の間に、バ
ス・サイズに関する制御情報がベース部分２２の制御情
報経路に供給される。ＢＳＶＷＲＩＴＥ状態４０６で
は、３２ビット幅の経路を仮定し、ＦＩＦＯレジスタ回
路１０４に含まれるのが４バイト未満であるか、または
メモリ・アドレスがダブル・ワード境界に位置合せされ
ていないのでない限り、ＦＩＦＯレジスタ回路１０４か
らのデータを、ベース部分２２のデータ情報経路に３２
ビット・セグメントで供給されるように位置決めする。
ＢＳＶ信号が活動状態になった時、書込みレディ（ＲＤ
ＹＷＲＩＴＥ）状態４０８に制御が移り、ＲＤＹ信号
が活動状態になった時、データ情報が、ＦＩＦＯレジス
タ回路１０４からメモリへ、バーストで書き込まれる。
ＲＤＹＷＲＩＴＥ状態４０８の間、ルック・アヘッド回
路１０３によって生成されているルック・アヘッド情報
を監視して、さらにデータを書き込む必要があるか否か
を判定する。さらにデータを書き込む必要がある場合に
は、ＢＳＶＷＲＩＴＥ状態４０６に制御が戻り、この
処理を繰り返す。ＦＩＦＯレジスタ回路１０４に転送を
実施するのに十分なデータが含まれていない限り、デー
タ情報が書き込まれる。

【００６６】ＦＩＦＯレジスタ回路１０４からデータを
書き込んだ後に、まだＤＭＡコントローラ５２が入出力
バス１８を所有している場合は、ＢＳＶＲＥＡＤ状態
４０２に制御が移り、別の読取りサイクルを開始する。
このチャネルのデータ転送が完了したことが活動状態の
ＣＮＬＤＯＮＥ信号によって示される場合、実行完了
（ＤＯＮＥ）状態４１０に制御が移る。ＤＯＮＥ状態４
１０で、制御信号ジェネレータ回路１０２の制御回路の
内容が更新され、ＤＯＮＥ信号が活動化され、制御がＩ
ＤＬＥ状態４００に、したがって、監視状態機械３０２
に戻る。入出力装置からさらにデータを読み取る必要が
ある場合には、ＢＳＶＲＥＡＤ状態４０２に制御が戻
り、この処理を繰り返す。

【００６７】モード・コントローラ１２４に記憶される
モード情報によって示されるように、メモリから入出力
装置への転送の場合、その転送は、入出力装置からメモ
リへの転送に類似している。ＤＭＡ実行状態機械３０４
は、ＦＩＦＯ使用可能部分を使用し、ＢＳＶＲＥＡＤ
状態４０２に制御を移す。データ情報は、そのサイクル
の始めにメモリ装置から読み取られる。ＢＳＶ信号が活
動状態になるのを待っている間に、ルック・アヘッド回
路１０３のサイズ８ルック・アヘッド回路１４２、サイ
ズ１６ルック・アヘッド回路１４４およびサイズ３２ル
ック・アヘッド回路１４６が、制御信号ジェネレータ回
路１０２の制御回路から情報を受け取り、制御信号ジェ
ネレータ回路１０２の制御回路とＤＭＡ実行状態機械３
０４に供給される制御情報を、ＢＳ１６信号とＢＳ３２
信号によって示されるメモリ装置の幅に応じて生成す
る。ＢＳＶ信号が活動状態になった時、制御信号ジェネ
レータ回路１０２の制御回路が更新され、ＲＤＹＲＥ
ＡＤ状態４０４に制御が移る。制御は、ＦＩＦＯレジス
タ回路１０４がデータ情報で満たされるまで、ＢＳＶＲ
ＥＡＤ状態４０２とＲＤＹＲＥＡＤ状態４０４の間で
循環する。

【００６８】ＲＤＹ信号が活動状態になり、ＢＵＲＳＴ
信号も活動状態である時、データ情報がメモリから読み
取られ、ＢＳＶＷＲＩＴＥ状態４０６に制御が移る。
ＢＳＶＷＲＩＴＥ状態４０６の間に、メモリから入出
力装置への転送の場合は、入出力バス１８からのバス・
サイズ情報を待っている間に、制御情報がルック・アヘ
ッド回路１０３によって生成される。したがって、ＢＳ
Ｖ信号が活動状態になった時、ＲＤＹＷＲＩＴＥ状態
４０８に制御を移すことができ、ＦＩＦＯレジスタ回路
１０４に保持されるデータ情報を入出力拡張装置１９に
書き込むことができる。データ情報は、ＦＩＦＯレジス
タ回路１０４が空になるまで入出力拡張装置１９に書き
込まれる。ＦＩＦＯレジスタ回路１０４が空になるの
は、ある入出力転送を完了するのに十分なデータがＦＩ
ＦＯレジスタ回路１０４内に残っていない場合である。
その時点で、入出力装置からメモリへの転送の場合と同
様に、ＢＳＶＲＥＡＤ状態４０２またはＤＯＮＥ状態
４１０のどちらかに制御が移る。

【００６９】ＲＤＹＲＥＡＤ状態４０４の間に、ＲＤ
Ｙ信号が活動状態になった時、ＢＵＲＳＴ信号は非活動
状態であって、入出力拡張装置１９が、（たとえば、入
出力拡張装置１９がバースト動作不能であるなどの理由
で）１つの転送しか受け取れないことを示す場合は、バ
ス・サイズ有効書込み（ＢＳＶＷＲＩＴＥ）状態４１
２に制御が移る。ＢＳＶＷＲＩＴＥ状態４１２の間
に、データ情報の転送に必要な情報がルック・アヘッド
回路１０３によって生成され、その結果、ＢＳＶ信号が
活動化される時、書込みレディ（ＲＤＹＷＲＩＴＥ）
状態４１４に制御を移すことができる。ＲＤＹ信号が活
動状態になった時、データ情報が入出力拡張装置１９に
転送され、カウントおよびアドレス調節（ＡＤＪＣＯ
ＵＮＴＡＤＤＲ）状態４１６に制御が移る。ＡＤＪ
ＣＯＵＮＴＡＤＤＲ状態４１６の間に、ＦＩＦＯレジ
スタ回路１０４内にある残存データ情報を追跡するため
に、ＤＭＡ転送コントローラ１２３に記憶されたカウン
トとアドレスが調節され、ＤＯＮＥ状態４１０に制御が
移る。

【００７０】メモリから入出力装置への転送の場合、Ｄ
ＭＡ実行状態機械３０４に制御が移る時、ＦＩＦＯレジ
スタ回路１０４が、前の転送サイクル中に受け取ったデ
ータ情報を有する可能性がある。たとえば、入出力拡張
装置１９が、１つの転送サイクルでＦＩＦＯレジスタ回
路１０４の全内容を受け取ることのできないバースト動
作不能の装置であるなどの理由から、ＦＩＦＯレジスタ
回路１０４内に情報が存在する可能性がある。したがっ
て、後続の転送サイクルの間にＦＩＦＯレジスタ回路１
０４を再ロードする必要はなく、ＩＤＬＥ状態４００か
らＢＳＶＷＲＩＴＥ状態４０６に直接に制御が移るこ
とができる。

【００７１】ＤＭＡ実行状態機械３０４のＩＤＬＥ状態
４００に制御が移る時、ＦＩＦＯＥＮ信号が非活動状態
であって、ＦＩＦＯレジスタ回路１０４が使用可能でな
いことを示し、またはＭＥＭＶＥＲ信号が活動状態であ
って、メモリ検証動作が使用可能であることを示すと同
時に、ＤＭＡＧＯ信号が活動状態である場合には、ＤＭ
Ａ実行状態機械３０４のＦＩＦＯ使用不能部分が使用さ
れ、バス・サイズ有効読取り（ＢＳＶＲＥＡＤ）状態
４１８に制御が移る。ＢＳＶＲＥＡＤ状態４１８の間
に、ルック・アヘッド回路１０３が、転送を実施するの
に必要な制御情報を生成する。ＢＳＶ信号が活動状態に
なった時、この制御情報が制御信号ジェネレータ回路１
０２の制御回路にロードされ、読取りレディ（ＲＤＹ
ＲＥＡＤ）状態４２０に制御が移る。ＲＤＹ信号が非活
動状態である間、制御はＲＤＹＲＥＡＤ状態４２０に留
まる。ＲＤＹ信号が活動状態になった時、ＭＥＭＶＥＲ
信号が活動状態であるならば、ＤＯＮＥ状態４１０に制
御が移る。メモリ検証動作は、データ保全性を試験せず
に転送サイクルを試験するのに使用される。

【００７２】ＭＥＭＶＥＲ信号が非活動状態である場合
は、バス・サイズ有効書込み（ＢＳＶＷＲＩＴＥ）状
態４２２に制御が移る。ＢＳＶＷＲＩＴＥ状態４２２
の間に、ルック・アヘッド回路１０３は、ＦＩＦＯレジ
スタ回路１０４に保持されるデータ情報を書き込むのに
必要な制御情報を生成する。ＢＳＶ信号が活動状態にな
った時、書込みレディ（ＲＤＹＷＲＩＴＥ）状態４２
４に制御が移る。ＲＤＹ信号が非活動状態である時は、
制御はＲＤＹＷＲＩＴＥ状態４２４に留まる。ＲＤＹ
信号が活動状態になった時、ＢＵＲＳＴ信号が活動状態
であり、少なくとも４バイトがＦＩＦＯレジスタ回路１
０４内に残っている場合は、ＢＳＶＷＲＩＴＥ状態４
２２に制御が戻り、さらにデータ情報が書き込まれる。
ＣＮＬＤＯＮＥ信号がＮＯＲＥＳＩＤＵＡＬ信号と共
に活動状態である場合、ＤＯＮＥ状態４１０に制御が移
る。ＣＮＬＤＯＮＥ信号がＲＥＳＩＤＵＡＬ信号と共
に活動状態である場合は、ＡＤＪＣＯＵＮＴＡＤＤ
Ｒ状態４１６に制御が移る。ＤＭＡ転送コントローラ１
２３のアドレス情報とカウント情報が調節され、ＤＯＮ
Ｅ状態４１０に制御が移る。

【００７３】再び図１、図３および図４を参照すると、
動作中に、ＤＭＡコントローラ５２がなんらかのタイプ
の転送を開始する時、転送しようとする情報が、たとえ
ばメモリ１６、１７などの装置から読み取られ、ＦＩＦ
Ｏレジスタ回路１０４に書き込まれる。次いでＦＩＦＯ
レジスタ回路１０４に保持される情報が、ＦＩＦＯレジ
スタ回路１０４から読み取られ、入出力拡張装置１９な
ど別の装置に書き込まれる。したがって、システム読取
りはＦＩＦＯ書込みを生じ、ＦＩＦＯ読取りはシステム
書込みを生じる。ＦＩＦＯレジスタ回路１０４に保持さ
れるデータ情報は、読取りポインタ回路２２０および書
込みポインタ回路２２２によって生成される読取りポイ
ンタと書込みポインタを使って追跡される。読取りポイ
ンタは、ＦＩＦＯレジスタ回路１０４に保持されるデー
タの第１バイトがどこにあるか、すなわち、この情報が
どのセル内に保持されるのかを識別する。書込みポイン
タは、データの次のバイトがＦＩＦＯレジスタ回路１０
４に書き込まれる場所を識別する。ＦＩＦＯレジスタ回
路１０４に書き込まれるデータの第１バイトでは、これ
ら２つのポインタは同一である。データ情報の後続バイ
トがそれぞれＦＩＦＯレジスタ回路１０４に書き込まれ
るごとに、書込みポインタが増分される。読取りポイン
タは同じままである。このようにして、データ情報の次
のバイトを書き込むセルを決定することができる。書込
みポインタを増分するほかに、データがセルに書き込ま
れる時、そのセルのＢＹＴＥＶＡＬＩＤ信号が活動状
態にセットされて、有効なデータ情報がそのセルに記憶
されていることを示す。データ情報をＦＩＦＯレジスタ
回路１０４から読み取る時は、データを１バイト読み取
るごとに、読取りポインタが増分される。読取りポイン
タと書込みポインタは、バッファ・セルからのデータ情
報と共にＦＩＦＯバックアップ・メモリ１０８に記憶さ
れる。

【００７４】監視状態機械３０２は、ある転送が、初期
転送サイクル、すなわちＦＩＦＯレジスタ回路１０４を
使用する最初の転送であるか否かも判定する。ある転送
が初期転送である場合は、ＦＩＦＯバックアップ・メモ
リ１０８からのデータ情報をロードするのではなく、デ
ータ情報をソース装置から直接に読み取る。

【００７５】監視状態機械３０２によって、ある転送が
初期転送でないと判定された場合は、情報をソース装置
から読み取る前に、ＦＩＦＯレジスタ回路１０４がＦＩ
ＦＯバックアップ・メモリ１０８からロードされる。Ｆ
ＩＦＯレジスタ回路１０４がバックアップされる時にデ
ータ情報と共に記憶されるＢＹＴＥＶＡＬＩＤ信号を
使用して、ＦＩＦＯレジスタ回路１０４によってデータ
情報が検索された後にどのバッファ・セルがデータ情報
を記憶したのかを判定する。

【００７６】ＦＩＦＯレジスタ回路１０４に対する最初
の書込みの場合、データ情報の第１バイトが初段セル２
０８ａに書き込まれる。データの次のバイトは、初段セ
ル２０８ｂに書き込まれ、以下同様である。４つの初段
セルがすべて書き込まれた後は、データ情報の次のバイ
トは中間段セル２０６ａに書き込まれる。データは、Ｆ
ＩＦＯレジスタ回路１０４のバッファ・セルのすべてに
データ情報が含まれるまで書き込むことができ、したが
って、ＦＩＦＯレジスタ回路１０４から全くデータを読
み取らずに、２０バイトのデータをＦＩＦＯレジスタ回
路１０４に書き込むことができる。データを１バイト書
き込むごとに、書込みポインタが増分され、その結果、
ＦＩＦＯレジスタ回路１０４の内容をＦＩＦＯバックア
ップ・メモリ１０８から検索する時に、次の使用可能セ
ルにデータが書き込めるようになる。データ情報は、初
段セル２０８に直接に書き込まれる（すなわち、データ
情報は、ＦＩＦＯレジスタの前端にロードされる）の
で、このデータ情報は、即座にＦＩＦＯレジスタ回路１
０４から読み取れるようになる。したがって、後続サイ
クルでＦＩＦＯ書込みとＦＩＦＯ読取りが行える。

【００７７】読取りポインタは、読取りが行われる位置
を追跡するのに使用される。たとえば、初期読取りの場
合、読取りポインタは初段セル２０８ａを指す。読取り
を行うごとに、読取りポインタが増分される。したがっ
て、初期サイクルの間に２バイトが読み取られ、次いで
ＦＩＦＯレジスタ回路１０４の内容がＦＩＦＯバックア
ップ・メモリ１０８に記憶された場合、読取りポインタ
は、ＦＩＦＯレジスタ回路１０４がＦＩＦＯバックアッ
プ・メモリ１０８から再ロードされる時、初段セル２０
８ｃを指すことになる。

【００７８】データ・アウト・ステア・コントローラ２
２４は、出力ステアリング・マルチプレクサ２１０のう
ちのどのマルチプレクサが、データのどのバイトをパス
するかを決定する。たとえば、初期読取りの場合、出力
ステアリング・マルチプレクサ２１０は、初段セル２０
８ａから受け取るデータ情報をパスする。読取りポイン
タが初段セル２０８ｃを指している状態での読取りの場
合、出力ステアリング・マルチプレクサ２１０は、初段
セル２０８Ｃから受け取ったデータ情報をパスする。

【００７９】再び図５を参照すると、バイト有効制御回
路２５０は、ＢＹＴＥＶＡＬＩＤ信号の状態を決定
し、したがって、あるバッファ・セルに記憶されている
情報が有効な情報として解釈されるか否かを決定する。
このようにして、バイト有効制御回路は、ＦＩＦＯレジ
スタ回路１０４の行方向のデータ情報のシフトを制御す
る。

【００８０】初段セル２０８では、ＢＹＴＥＶＡＬＩ
Ｄ信号が非活動状態で、書込み動作を実行する時は、Ｂ
ＹＴＥＶＡＬＩＤ信号の次の値は活動状態である。Ｂ
ＹＴＥＶＡＬＩＤ信号が活動状態で、書込み動作を実
行する時は、ＢＹＴＥＶＡＬＩＤ信号の次の値は活動
状態である。ＢＹＴＥＶＡＬＩＤ信号が非活動状態
で、読取り動作を実行する時は、ＢＹＴＥＶＡＬＩＤ
信号の次の値は非活動状態である。ＢＹＴＥＶＡＬＩ
Ｄ信号が活動状態で、読取り動作を実行する時は、ＢＹ
ＴＥＶＡＬＩＤ信号の次の値はＢＶ（Ｉ−１）であ
る。

【００８１】中間段セル２０６では、ＢＹＴＥＶＡＬ
ＩＤ信号が非活動状態で、書込み動作を実行する時、Ｂ
ＹＴＥＶＡＬＩＤ信号の次の値はＢＶ（Ｉ＋１）であ
る。ＢＹＴＥＶＡＬＩＤ信号が活動状態で、書込み動
作を実行する時は、ＢＹＴＥＶＡＬＩＤ信号の次の値は
活動状態である。ＢＹＴＥＶＡＬＩＤ信号が非活動状
態で、読取り動作を実行する時は、ＢＹＴＥＶＡＬＩ
Ｄ信号の次の値は非活動状態である。ＢＹＴＥＶＡＬ
ＩＤ信号が活動状態で、読取り動作を実行する時は、Ｂ
ＹＴＥＶＡＬＩＤ信号の次の値はＢＶ（Ｉ−１）であ
る。

【００８２】終段セル２０４では、ＢＹＴＥＶＡＬＩ
Ｄ信号が非活動状態で、書込み動作を実行する時、ＢＹ
ＴＥＶＡＬＩＤ信号の次の値はＢＶ（Ｉ＋１）であ
る。ＢＹＴＥＶＡＬＩＤ信号が活動状態で、書込み動
作を実行する時は、ＢＹＴＥＶＡＬＩＤ信号の次の値は
活動状態である。ＢＹＴＥＶＡＬＩＤ信号が非活動状
態で、読取り動作を実行する時は、ＢＹＴＥＶＡＬＩ
Ｄ信号の次の値は非活動状態である。ＢＹＴＥＶＡＬ
ＩＤ信号が活動状態で、読取り動作を実行する時は、Ｂ
ＹＴＥＶＡＬＩＤ信号の次の値は非活動状態である。

【００８３】他の実施態様として以下のようなものがあ
る。

【００８４】たとえば、ＦＩＦＯレジスタ回路１０４を
５つの中間セル列を含むように変更して、３２ビット幅
のＦＩＦＯレジスタ回路を提供し、したがって、１６バ
イトの情報パケットの位置合せに最適なサイズを提供す
ることができる。

【００８５】たとえば、ＦＩＦＯレジスタ回路１０４
を、二重ポートを含むように変更することによって、書
込みと読取りを同時に行えるように構成することもでき
る。

【図面の簡単な説明】

【図１】本発明によるＤＭＡコントローラを含むコンピ
ュータ・システムの概略ブロック図である。

【図２】本発明によるＤＭＡコントローラの概略ブロッ
ク図である。

【図３】図２のＤＭＡコントローラの一部分の概略ブロ
ック図である。

【図４】図２および図３のＤＭＡコントローラのＦＩＦ
Ｏ回路の概略ブロック図である。

【図５】図４のＦＩＦＯ回路のＦＩＦＯレジスタ回路の
バッファ回路の概略ブロック図である。

【図６】図２および図３のＤＭＡコントローラの動作に
使用される高水準状態機械の状態図である。

【図７】図６の状態機械の監視状態機械の状態図であ
る。

【図８】図６の状態機械の実行状態機械の状態図であ
る。

【符号の説明】

１００ＤＭＡサイクル実行回路１０１バス制御回路１０２制御信号ジェネレータ回路１０３ルック・アヘッド回路１０４先入れ先出し（ＦＩＦＯ）レジスタ回路１０８ＦＩＦＯバックアップ・メモリ（ＦＩＦＯレジ
スタ・バックアップ回路）１１０ＤＭＡ制御バックアップ回路１１２プレーナ入出力インターフェース回路１１４プログラム／入出力（ＰＩＯ）レジスタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ベーチャーラ・フォウアド・ボウリーアメリカ合衆国33434、フロリダ州ボカ・ラトン、28番アベニュー、ノース・ウェスト 3008番地 (72)発明者シャーウッド・ブラノンアメリカ合衆国33481、フロリダ州ボカ・ラトン、カントリー・クラブ・ブールバード、ウェスト 7360番地 (72)発明者テレンス・ジョーゼフ・ローマンアメリカ合衆国33486、フロリダ州ボカ・ラトン、５番ストリート、サウス・ウェスト 1069番地

Claims

【特許請求の範囲】

【請求項１】情報処理システム内の第１の位置から第２
の位置へ転送中のデータ情報を一時的に保持するための
装置であって、上記データ情報を保持するための複数のセルを含む記憶
回路と、上記データ情報を受け取り、該データ情報を前記複数の
セルに供給するための入力ステアリング回路と、前記複数のセルのうちのいくつかからデータ情報を取り
出し、前記データ情報を前記第２の位置に供給するため
の出力ステアリング回路と、前記記憶回路と前記入力ステアリング回路に、どのセル
にデータ情報を供給するのかを制御するための制御情報
を供給し、前記記憶回路と前記出力ステアリング回路
に、どのセルからデータ情報を取り出すのかを制御する
ための制御情報を供給する制御回路とを含む、データ情
報保持装置。
【請求項２】前記複数のセルが、セルの行とセルの列の
形に配置され、前記セルの行が前記記憶回路の深さを定義し、前記セル
の列が前記記憶回路の幅を定義する、請求項１の装置。
【請求項３】前記記憶回路が、セルの初列と１以上のセ
ルの中間列とセルの最終列とを含み、前記データ情報が、まず前記セルの初列に供給され、前記セルの初列に前記データ情報がロードされた後に、
該データ情報が前記セルの中間列に供給され、前記セルの中間列に前記データ情報がロードされた後
に、該データ情報が前記セルの最終列に供給されること
を特徴とする、請求項２の装置。
【請求項４】前記制御情報が、前記記憶回路からどのデ
ータ情報を読み取るのかを決定するための読取り情報
と、前記記憶回路にどのデータ情報を書き込むのかを決
定するための書込み情報を含む、請求項１の装置。
【請求項５】前記制御回路が、前記記憶回路の前記複数
のセルからのデータ情報の読取りのタイミングと、該セ
ルへのデータ情報の書込みのタイミングを制御する、請求項１の装置。
【請求項６】前記複数のセルがそれぞれ、セル・マルチ
プレクサとセル制御回路を含み、前記セル・マルチプレクサと前記セル制御回路が、前記
制御情報を受け取って、該制御情報によって、前記セル
・マルチプレクサがどの情報をパスするかが決定され
る、請求項１の装置。