JPH0542031B2 - - Google Patents
Info
- Publication number
- JPH0542031B2 JPH0542031B2 JP57224854A JP22485482A JPH0542031B2 JP H0542031 B2 JPH0542031 B2 JP H0542031B2 JP 57224854 A JP57224854 A JP 57224854A JP 22485482 A JP22485482 A JP 22485482A JP H0542031 B2 JPH0542031 B2 JP H0542031B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- types
- clock
- output
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013500 data storage Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はワンチツプ型のマイクロコンピユータ
に関する。
に関する。
(2) 従来技術と問題点
不規則なパターンの“１”、“０”の信号をマイ
クロコンピユータから出力する必要がある場合、
従来はソフトウエアでその信号を作成していた
が、これはプログラムが非常に複雑となり問題が
あつた。また、非常に速い速度で反転を繰り返す
信号、例えば１〜2μsec程度のパルス幅の信号に
ついては、ソフトウエアで作成することが不可能
であり、このような場合、別個に任意パターンの
信号を作成できる発振器を設ける必要があつた。
しかしながら、このような発振器をマイクロコン
ピユータと別個に設けこれをマイクロコンピユー
タ側から制御することは、マイクロコンピユータ
の端子数の増大を招き、またコストの増大につな
がる。
クロコンピユータから出力する必要がある場合、
従来はソフトウエアでその信号を作成していた
が、これはプログラムが非常に複雑となり問題が
あつた。また、非常に速い速度で反転を繰り返す
信号、例えば１〜2μsec程度のパルス幅の信号に
ついては、ソフトウエアで作成することが不可能
であり、このような場合、別個に任意パターンの
信号を作成できる発振器を設ける必要があつた。
しかしながら、このような発振器をマイクロコン
ピユータと別個に設けこれをマイクロコンピユー
タ側から制御することは、マイクロコンピユータ
の端子数の増大を招き、またコストの増大につな
がる。
(3) 発明の目的
従つて本発明は従来技術の上述の問題点を解決
するものであり、本発明の目的は、速い繰り返し
速度の所望パターンの信号を出力することのでき
るマイクロコンピユータを提供することにある。
するものであり、本発明の目的は、速い繰り返し
速度の所望パターンの信号を出力することのでき
るマイクロコンピユータを提供することにある。
(4) 発明の構成
上述の目的を達成する本発明の特徴は、中央処
理装置と、記憶装置と、複数の種類のクロツクを
発生するクロツク発生回路とをワンチツプ上に設
けたマイクロコンピユータにおいて、 前記複数の種類のクロツクを複数の入力端子に
印加し、該複数の種類のクロツクの内何れか１つ
を前記中央処理装置からの指示により選択するク
ロツク選択手段と、 複数の種類のパターンのデータを記憶し、前記
クロツク選択手段によつて選択されたクロツクに
同期して前記複数の種類のパターンのデータを並
行して出力するパターンデータ記憶手段と、 前記パターンデータ記憶手段が並行して出力す
る複数の種類のパターンのデータを複数の入力端
子に印加し、前記中央処理装置からの指示によ
り、前記複数の種類のパターンのデータの少なく
とも１種類のパターンのデータを選択し、外部へ
出力せしめるデータ選択手段とを前記チツプ上に
設けたことにある。
理装置と、記憶装置と、複数の種類のクロツクを
発生するクロツク発生回路とをワンチツプ上に設
けたマイクロコンピユータにおいて、 前記複数の種類のクロツクを複数の入力端子に
印加し、該複数の種類のクロツクの内何れか１つ
を前記中央処理装置からの指示により選択するク
ロツク選択手段と、 複数の種類のパターンのデータを記憶し、前記
クロツク選択手段によつて選択されたクロツクに
同期して前記複数の種類のパターンのデータを並
行して出力するパターンデータ記憶手段と、 前記パターンデータ記憶手段が並行して出力す
る複数の種類のパターンのデータを複数の入力端
子に印加し、前記中央処理装置からの指示によ
り、前記複数の種類のパターンのデータの少なく
とも１種類のパターンのデータを選択し、外部へ
出力せしめるデータ選択手段とを前記チツプ上に
設けたことにある。
(5) 発明の実施例
以下図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例を表わすブロツク図
である。通常のワンチツプマイクロコンピユータ
と同様に、中央処理装置（CPU）１０、リード
オンリメモリ（ROM）１２、ランダムアクセス
メモリ（RAM）１４、さらにタイマ／カウンタ
１６がワンチツプ上に形成されている。本実施例
ではさらに、パターン記憶用メモリ１８、マルチ
プレクサ２０及び２２、レジスタ２４及び２６、
オアゲート２８等から成るパターンジエネレータ
がMPU１０と同一のチツプ上に設けられている。
である。通常のワンチツプマイクロコンピユータ
と同様に、中央処理装置（CPU）１０、リード
オンリメモリ（ROM）１２、ランダムアクセス
メモリ（RAM）１４、さらにタイマ／カウンタ
１６がワンチツプ上に形成されている。本実施例
ではさらに、パターン記憶用メモリ１８、マルチ
プレクサ２０及び２２、レジスタ２４及び２６、
オアゲート２８等から成るパターンジエネレータ
がMPU１０と同一のチツプ上に設けられている。
パターン記憶用メモリ１８は本実施例では
RAMによつて構成されており、バス３０を介し
てCPU１０側から与えられる単一種類あるいは
複数種類の任意のパターンのデータが記憶せしめ
られている。何種類かのパターンのうちどのパタ
ーンを選択するかは、CPU１０側からの指示に
よつて定まる。即ち、バス３０を介してレジスタ
２４に選択すべきパターンの指示値が送り込まれ
るとこれがデコードされ、マルチプレクサ２０が
対応するパターンを選択する。
RAMによつて構成されており、バス３０を介し
てCPU１０側から与えられる単一種類あるいは
複数種類の任意のパターンのデータが記憶せしめ
られている。何種類かのパターンのうちどのパタ
ーンを選択するかは、CPU１０側からの指示に
よつて定まる。即ち、バス３０を介してレジスタ
２４に選択すべきパターンの指示値が送り込まれ
るとこれがデコードされ、マルチプレクサ２０が
対応するパターンを選択する。
パターンの実際の起動は、オアゲート２８を介
して、CPU１０側から与えられる指示もしくは
タイマ／カウンタからの例えばキヤリー信号等に
応じて行われる。
して、CPU１０側から与えられる指示もしくは
タイマ／カウンタからの例えばキヤリー信号等に
応じて行われる。
起動が行われると、マルチプレクサ２２から送
り込まれるクロツクに同期して選ばれたパターン
がシーケンシヤルに線３２を介して外部に出力さ
れる。第１図のパターン記憶用メモリ１８に示し
た８ビツトのパターン“01010101”が選択された
場合出力は第２Ａの如くなり、“00100010”が選
択された場合その出力は第２図Ｂの如くなる。
り込まれるクロツクに同期して選ばれたパターン
がシーケンシヤルに線３２を介して外部に出力さ
れる。第１図のパターン記憶用メモリ１８に示し
た８ビツトのパターン“01010101”が選択された
場合出力は第２Ａの如くなり、“00100010”が選
択された場合その出力は第２図Ｂの如くなる。
マルチプレクサ２２はタイマ／カウンタ１６か
らの複数種のクロツクのうち、CPU１０側から
レジスタ２６に指示されたクロツクを選択してパ
ターン発生用のクロツクとしている。
らの複数種のクロツクのうち、CPU１０側から
レジスタ２６に指示されたクロツクを選択してパ
ターン発生用のクロツクとしている。
上述したように、本実施例によれば、従来のよ
うにソフトウエアでポートをオン・オフする方法
では発生不可能な速い繰り返し信号（例えば第２
図Ａの“１”のレベルのパルス幅が1μsecの如き
もの）を容易に発生でき、しかも不規則なパター
ンの信号についてもソフトウエアの負担なしに容
易に発生することができる。従つてソフトウエア
の負担軽減が図れ、しかも高速のパターン信号が
得られるので新しいアプリケーシヨン領域を開く
ことが可能となる。
うにソフトウエアでポートをオン・オフする方法
では発生不可能な速い繰り返し信号（例えば第２
図Ａの“１”のレベルのパルス幅が1μsecの如き
もの）を容易に発生でき、しかも不規則なパター
ンの信号についてもソフトウエアの負担なしに容
易に発生することができる。従つてソフトウエア
の負担軽減が図れ、しかも高速のパターン信号が
得られるので新しいアプリケーシヨン領域を開く
ことが可能となる。
なお、上述の実施例では、パターン記憶用メモ
リとしてRAMを用いたが、これはシフトレジス
タであつても良いし、パターンが最初から固定の
場合はROMであつても良い。また、各パターン
のビツト数も８ビツトに限られずそれ以上あるい
は以上であつても良い。またパターンジエネレー
タの出力は複数であつても良い。
リとしてRAMを用いたが、これはシフトレジス
タであつても良いし、パターンが最初から固定の
場合はROMであつても良い。また、各パターン
のビツト数も８ビツトに限られずそれ以上あるい
は以上であつても良い。またパターンジエネレー
タの出力は複数であつても良い。
さらに、所定のパターンを永久的に繰り返して
発生するためには、第３図に示した実施例のパタ
ーンジエネレータが採用される。
発生するためには、第３図に示した実施例のパタ
ーンジエネレータが採用される。
永久発生モードレジスタ３４にMPU１０側か
ら指示が送られ、その出力が“１”となると、ア
ンドゲート３６が開き、シフトレジスタ３８の最
上位ビツト、即ち発生パターン出力が自己の最下
位ビツトに戻され、従つて同一パターンが繰り返
して発生せしめられる。
ら指示が送られ、その出力が“１”となると、ア
ンドゲート３６が開き、シフトレジスタ３８の最
上位ビツト、即ち発生パターン出力が自己の最下
位ビツトに戻され、従つて同一パターンが繰り返
して発生せしめられる。
第４図に示す如く、シフトレジスタ４０から出
力されるパターンに応じてクロツクソースを切り
替えるようにすることによつて、“１”、“０”の
デユーテイ比の異なるパターンを得ることができ
る。今、線４２を介して送り込まれるクロツク
CK1が線４４を介して送り込まれるクロツクCK0
より短いパルス幅であるとすると、シフトレジス
タ４０の出力が“１”の場合はゲート４６が開い
てクロツクCK1、“０”の場合はゲート４８が開
いてクロツクCK2がそれぞれシフトレジスタ４０
のクロツクとなる。従つてシフトレジスタ４６の
パターン出力即ちパターンジエネレータの出力は
第２図Ｃの如くなる。
力されるパターンに応じてクロツクソースを切り
替えるようにすることによつて、“１”、“０”の
デユーテイ比の異なるパターンを得ることができ
る。今、線４２を介して送り込まれるクロツク
CK1が線４４を介して送り込まれるクロツクCK0
より短いパルス幅であるとすると、シフトレジス
タ４０の出力が“１”の場合はゲート４６が開い
てクロツクCK1、“０”の場合はゲート４８が開
いてクロツクCK2がそれぞれシフトレジスタ４０
のクロツクとなる。従つてシフトレジスタ４６の
パターン出力即ちパターンジエネレータの出力は
第２図Ｃの如くなる。
以上述べた如きパターンジエネレータが起動さ
れていないときのレベルを“１”もしくは“０”
に任意に設定できるようにするには、第５図の如
き構成とする。同図において、５０はパターンジ
エネレータ、５２はCPU１０側からあるいはそ
の他の手段によりユーザがレベル設定できるレベ
ルレジスタ、５４はパターンジエネレータ５０が
起動されている際セツトされ、停止している際リ
セツトされる。フリツプフロツプである。パター
ンジエネレータ５０が起動されている際はフリツ
プフロツプ５４の出力によりゲート５６がオンし
ているため、パターンジエネレータ５０の出力が
そのまま外部へ出力される。パターンジエネレー
タ５０が停止していると、今度はゲート５８側が
開くためレベルレジスタ５２に設定されているレ
ベルが外部に出力される。
れていないときのレベルを“１”もしくは“０”
に任意に設定できるようにするには、第５図の如
き構成とする。同図において、５０はパターンジ
エネレータ、５２はCPU１０側からあるいはそ
の他の手段によりユーザがレベル設定できるレベ
ルレジスタ、５４はパターンジエネレータ５０が
起動されている際セツトされ、停止している際リ
セツトされる。フリツプフロツプである。パター
ンジエネレータ５０が起動されている際はフリツ
プフロツプ５４の出力によりゲート５６がオンし
ているため、パターンジエネレータ５０の出力が
そのまま外部へ出力される。パターンジエネレー
タ５０が停止していると、今度はゲート５８側が
開くためレベルレジスタ５２に設定されているレ
ベルが外部に出力される。
本発明は、以上第３図乃至第５図に示した如き
変更態様を含んでいる。
変更態様を含んでいる。
(6) 発明の効果
以上詳細に説明したように本発明によれば、少
なくとも１種類の所望パターンの信号を記憶せし
める記憶手段と、中央処理装置の動作と独立して
上記所望パターンの信号をマイクロコンピユータ
内のクロツクに応じて順次出力される手段とを中
央処理装置と同一のチツプ内に設けているため、
速い繰り返し速度の信号、及び不規則パターンの
信号を極めて容易に発生させることができる。従
つてマイクロコンピユータの新しいアプレケーシ
ヨン領域を開拓できると共にソフトウエアの負担
軽減を図ることができる。さらにワンチツプで構
成されるため、コストの大幅低減化が図れると共
に端子数の低減化を図ることができる。
なくとも１種類の所望パターンの信号を記憶せし
める記憶手段と、中央処理装置の動作と独立して
上記所望パターンの信号をマイクロコンピユータ
内のクロツクに応じて順次出力される手段とを中
央処理装置と同一のチツプ内に設けているため、
速い繰り返し速度の信号、及び不規則パターンの
信号を極めて容易に発生させることができる。従
つてマイクロコンピユータの新しいアプレケーシ
ヨン領域を開拓できると共にソフトウエアの負担
軽減を図ることができる。さらにワンチツプで構
成されるため、コストの大幅低減化が図れると共
に端子数の低減化を図ることができる。
第１図は本発明の一実施例のブロツク図、第２
図は発生パターンのタイムチヤート、第３図、第
４図、第５図はそれぞれ本発明の他の実施例の一
部のブロツク図である。 １０……CPU、１２……ROM、１４……
RAM、１６……タイマ／カウンタ、１８……パ
ターン記憶用メモリ、２０，２２……マルチプレ
クサ、２４，２６，３４……レジスタ、２８……
オアゲート、３０……バス、３６……アンドゲー
ト、３８，４０……シフトレジスタ、４６，４
８，５６，５８……ゲート、５０……パターンジ
エネレータ、５２……レベルレジスタ、５４……
フリツプフロツプ。
図は発生パターンのタイムチヤート、第３図、第
４図、第５図はそれぞれ本発明の他の実施例の一
部のブロツク図である。 １０……CPU、１２……ROM、１４……
RAM、１６……タイマ／カウンタ、１８……パ
ターン記憶用メモリ、２０，２２……マルチプレ
クサ、２４，２６，３４……レジスタ、２８……
オアゲート、３０……バス、３６……アンドゲー
ト、３８，４０……シフトレジスタ、４６，４
８，５６，５８……ゲート、５０……パターンジ
エネレータ、５２……レベルレジスタ、５４……
フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、記憶装置と、複数の種類の
クロツクを発生するクロツク発生回路とをワンチ
ツプ上に設けたマイクロコンピユータにおいて、 前記複数の種類のクロツクを複数の入力端子に
印加し、該複数の種類のクロツクの内何れか１つ
を前記中央処理装置からの指示により選択するク
ロツク選択手段と、 複数の種類のパターンのデータを記憶し、前記
クロツク選択手段によつて選択されたクロツクに
同期して前記複数の種類のパターンのデータを並
行して出力するパターンデータ記憶手段と、 前記パターンデータ記憶手段が並行して出力す
る複数の種類のパターンのデータを複数の入力端
子に印加し、前記中央処理装置からの指示によ
り、前記複数の種類のパターンのデータの少なく
とも１種類のパターンのデータを選択し、外部へ
出力せしめるデータ選択手段とを前記チツプ上に
設けたことを特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224854A JPS59116829A (ja) | 1982-12-23 | 1982-12-23 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224854A JPS59116829A (ja) | 1982-12-23 | 1982-12-23 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116829A JPS59116829A (ja) | 1984-07-05 |
| JPH0542031B2 true JPH0542031B2 (ja) | 1993-06-25 |
Family
ID=16820200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224854A Granted JPS59116829A (ja) | 1982-12-23 | 1982-12-23 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116829A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117951B2 (ja) * | 1987-02-20 | 1995-12-18 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPS63298521A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | ビットスキャン回路 |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
-
1982
- 1982-12-23 JP JP57224854A patent/JPS59116829A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116829A (ja) | 1984-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4675546A (en) | Edge programmable timing signal generator | |
| US5117380A (en) | Random number generator driven by independent clock pulses asynchronously with system clock pulses | |
| JPH0542031B2 (ja) | ||
| CA2022586A1 (en) | Scan converter control circuit having memories and address generator for generating zigzag address signal supplied to the memories | |
| US4408276A (en) | Read-out control system for a control storage device | |
| JP2982974B2 (ja) | 乱数発生装置 | |
| JPH0744432B2 (ja) | クロック生成装置 | |
| GB2099618A (en) | Algorithmic word generator | |
| JPS6339939B2 (ja) | ||
| JP2972417B2 (ja) | テスト回路 | |
| JPS6319027B2 (ja) | ||
| JPS60104998A (ja) | 楽音合成回路 | |
| JP2761802B2 (ja) | ディジタル信号処理回路 | |
| JPH0733179Y2 (ja) | デイジタル回路の試験用リセツト回路 | |
| JP3011498B2 (ja) | クロック生成回路 | |
| JP2595998B2 (ja) | 電子楽器 | |
| JPH02280263A (ja) | マイクロプロセッサ | |
| JPH0445852B2 (ja) | ||
| JPS6133721Y2 (ja) | ||
| JP2950350B2 (ja) | 信号発生回路 | |
| JP3455356B2 (ja) | 多チャンネルタイマ | |
| JPH0471209B2 (ja) | ||
| JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
| JPH0356429B2 (ja) | ||
| JPS5975165A (ja) | タイミング発生器 |