JPS63298521A - ビットスキャン回路 - Google Patents
ビットスキャン回路Info
- Publication number
- JPS63298521A JPS63298521A JP13380687A JP13380687A JPS63298521A JP S63298521 A JPS63298521 A JP S63298521A JP 13380687 A JP13380687 A JP 13380687A JP 13380687 A JP13380687 A JP 13380687A JP S63298521 A JPS63298521 A JP S63298521A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- arithmetic circuit
- clock
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 abstract 1
- 239000006187 pill Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はビットスキャン回路に関し、特にデータ処理装
置における演算回路中のシフトレジスタの最左端あるい
は最右端に存在する論理ＩＩ １ Ｉ＋あるいは論理゛
○″のビット位置を検索するビットスキャン回路に関す
る。
置における演算回路中のシフトレジスタの最左端あるい
は最右端に存在する論理ＩＩ １ Ｉ＋あるいは論理゛
○″のビット位置を検索するビットスキャン回路に関す
る。
従来技術
従来のこの種のビットスキャン回路は、演算回路中のシ
フトレジスタを用いて、１ビット単位にそのビットの内
容が論理“１″であるが否かを検査し、論理Ｌｒ １
Ｉ＋のビットが見つかった時点で、それまでに行ったシ
フト回数によりそのピッ１ル位置を示すようになってい
た。従って、１ビツトの検査に少なくとも１動作クロッ
クを必要とするために、スキャンすべきデータ幅が大き
くなると、必要とする動作クロック数が大きくなるとい
う欠点がある。
フトレジスタを用いて、１ビット単位にそのビットの内
容が論理“１″であるが否かを検査し、論理Ｌｒ １
Ｉ＋のビットが見つかった時点で、それまでに行ったシ
フト回数によりそのピッ１ル位置を示すようになってい
た。従って、１ビツトの検査に少なくとも１動作クロッ
クを必要とするために、スキャンすべきデータ幅が大き
くなると、必要とする動作クロック数が大きくなるとい
う欠点がある。
通常、演算回路の動作クロックは、データ処理装置の中
で最も遅延時間の厳しい部分に合せて設定されているが
、１ビツトシフトレジスタが１ビツトのシフトに要する
遅延時間は、それに比較して極めて短くてすむ。
で最も遅延時間の厳しい部分に合せて設定されているが
、１ビツトシフトレジスタが１ビツトのシフトに要する
遅延時間は、それに比較して極めて短くてすむ。
発明の目的
そこで、本発明はかかる事実に着目してなされたもので
あり、その目的とするところは、演算回路の動作クロッ
クの整数倍の周波数のクロックを１ビツトシフトレジス
タに与えて、演算回路にょる通常動作時間内に１ビット
シフト動作を複数回行わせることにより、従来よりも高
速なピッ１〜スキャン回路を提供することにある。
あり、その目的とするところは、演算回路の動作クロッ
クの整数倍の周波数のクロックを１ビツトシフトレジス
タに与えて、演算回路にょる通常動作時間内に１ビット
シフト動作を複数回行わせることにより、従来よりも高
速なピッ１〜スキャン回路を提供することにある。
免立立且且
本発明のビットスキャン回路は、動作クロックで演算動
作する演算回路と、この演算回路の動作クロックの整数
倍のクロックでシフト動作するシフトレジスタと、前記
演算回路からの指示により初期化され前記シフトレジス
タのシフト動作回数を計数し計数結果を前記演算回路に
送出するシフト回数計数回路とを含む構成である。
作する演算回路と、この演算回路の動作クロックの整数
倍のクロックでシフト動作するシフトレジスタと、前記
演算回路からの指示により初期化され前記シフトレジス
タのシフト動作回数を計数し計数結果を前記演算回路に
送出するシフト回数計数回路とを含む構成である。
実施例
次に、本発明について図面を参照して詳細に説明する。
図を参照すると、本発明の実施例は最左端に存在する論
理”１′′のビット位置を検索するビットスキャン回路
であり、演算回路クロック１０１により動作しスキャン
指示１０４およびスキャンすべきデータ１０９を出力す
る演算回路１．この演算回路１からのスキャン指示に応
答して計数値をＯ′。
理”１′′のビット位置を検索するビットスキャン回路
であり、演算回路クロック１０１により動作しスキャン
指示１０４およびスキャンすべきデータ１０９を出力す
る演算回路１．この演算回路１からのスキャン指示に応
答して計数値をＯ′。
にし、計数指示１０７に応答して１ずつ計数値を増加す
るシフト計数回路３．演算回路１からのスキャン指示に
応答してシフト動作を指示するシフトレジスタ制御信号
１０６を出力するスキャン＆制御回路４およびこのスキ
ャン制御回路４からのシフトレジスタ制御信号１０６に
応答して入力されたスキャンすべきデータ１０９を、ク
ロック１０１の整数倍の周波数のクロック１０２に同期
して１ビツトずつ左にシフト動作させる１ビツト左シフ
トレジスタ２を含む。
るシフト計数回路３．演算回路１からのスキャン指示に
応答してシフト動作を指示するシフトレジスタ制御信号
１０６を出力するスキャン＆制御回路４およびこのスキ
ャン制御回路４からのシフトレジスタ制御信号１０６に
応答して入力されたスキャンすべきデータ１０９を、ク
ロック１０１の整数倍の周波数のクロック１０２に同期
して１ビツトずつ左にシフト動作させる１ビツト左シフ
トレジスタ２を含む。
次に、本発明の一実施例の動作を詳細に説明する。
演算回路１は、ビットスキャン動作が必要な時に、１ビ
ツト左シフトレジスタ２にスキャンすべぎデータ１０９
を、またシフト回数計数回路３とビットスキャン制御回
路４とにスキャン指示１０４をそれぞれ与える。シフト
回数計数回路３はスキャン指示１０４に応答して計数値
を“０″にする。ビットスキャン制御回路４はスキャン
指示１０４を受取ると１ビツト左シフトレジスタ２に対
して、シフト動作となるようにシフトレジスタ制御信号
１０６を送る。よって、１ビツト左シフトレジスタ２は
スキャンすべきデータに対して演算回路の動作クロック
の整数倍の周波数のクロックで１ビットシフト動作を行
う。１ビツト左シフトの結果、１ビツト左シフトレジス
タ２からあふれたビットの（直１０８はビットスキャン
制御回路４に送られる。
ツト左シフトレジスタ２にスキャンすべぎデータ１０９
を、またシフト回数計数回路３とビットスキャン制御回
路４とにスキャン指示１０４をそれぞれ与える。シフト
回数計数回路３はスキャン指示１０４に応答して計数値
を“０″にする。ビットスキャン制御回路４はスキャン
指示１０４を受取ると１ビツト左シフトレジスタ２に対
して、シフト動作となるようにシフトレジスタ制御信号
１０６を送る。よって、１ビツト左シフトレジスタ２は
スキャンすべきデータに対して演算回路の動作クロック
の整数倍の周波数のクロックで１ビットシフト動作を行
う。１ビツト左シフトの結果、１ビツト左シフトレジス
タ２からあふれたビットの（直１０８はビットスキャン
制御回路４に送られる。
ビットスキャン制御回路４はあふれたビットの値１０８
が論理“１゛ならば、１ビツト左シフトレジスタ２に対
して、シフト動作抑止となるようにシフトレジスタ制御
信号１０６を送り、１ビット左シフト動作を停止させる
。同時に、演算回路１に対してスキャン結果格納指示１
０３を送り、シフト回数計数回路３の出力１０５を求め
るべきビット位置の値として格納させる。
が論理“１゛ならば、１ビツト左シフトレジスタ２に対
して、シフト動作抑止となるようにシフトレジスタ制御
信号１０６を送り、１ビット左シフト動作を停止させる
。同時に、演算回路１に対してスキャン結果格納指示１
０３を送り、シフト回数計数回路３の出力１０５を求め
るべきビット位置の値として格納させる。
あふれたビットの値１０８が論理“０°′のときは、ビ
ットスキャン制御回路４１．ｔシフト回数計数回路３の
出力１０５を予め決められた値と比較し、その値以下の
場合には、１ビツト左シフトレジスク２に対してシフト
動作となるようにシフトレジスタ制御信号１０６を送る
。その結果、１ビツト左シフトレジスタ２は１ビット左
シフト動作を継続し、同時にシフト回数計数回路３に対
して計数指示１０７を送り、計数値を１だけ増加させる
。
ットスキャン制御回路４１．ｔシフト回数計数回路３の
出力１０５を予め決められた値と比較し、その値以下の
場合には、１ビツト左シフトレジスク２に対してシフト
動作となるようにシフトレジスタ制御信号１０６を送る
。その結果、１ビツト左シフトレジスタ２は１ビット左
シフト動作を継続し、同時にシフト回数計数回路３に対
して計数指示１０７を送り、計数値を１だけ増加させる
。
シフト回数計数回路３の出力１０５が予め決められた値
を越えている場合には、ビットスキャン制御回路４は演
算回路１に対してスキャン不成功信号１１０を送り、該
当するビットが存在しないことを知らせる。
を越えている場合には、ビットスキャン制御回路４は演
算回路１に対してスキャン不成功信号１１０を送り、該
当するビットが存在しないことを知らせる。
従って、スキャンすべきデータの１ビツトに対する検査
を、演算回路１の動作クロツク１クロツク分の時間内に
複数回行うことができるので、演算回路１からは高速に
ビットスキャン動作を行ったようにみえる。
を、演算回路１の動作クロツク１クロツク分の時間内に
複数回行うことができるので、演算回路１からは高速に
ビットスキャン動作を行ったようにみえる。
発明の詳細
な説明したように本発明は、演算回路の動作クロックの
整数倍の周波数のクロックを１ビツトシフトレジスタに
与えて、演算回路が通常動作を行う時間内に１ビットシ
フト動作を複数回行わせることにより、従来より高速な
ビットスキャン回路を実現できるという効果がある。
整数倍の周波数のクロックを１ビツトシフトレジスタに
与えて、演算回路が通常動作を行う時間内に１ビットシ
フト動作を複数回行わせることにより、従来より高速な
ビットスキャン回路を実現できるという効果がある。
図は本発明の一実施例を示す図である。
主要部分の符号の説明
１・・・・・・演算回路
Claims (1)
- 動作クロックで演算動作する演算回路と、この演算回路
の動作クロックの整数倍のクロックでシフト動作するシ
フトレジスタと、前記演算回路からの指示により初期化
され前記シフトレジスタのシフト動作回数を計数し計数
結果を前記演算回路に送出するシフト回数計数回路とを
含むことを特徴とするビットスキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380687A JPS63298521A (ja) | 1987-05-29 | 1987-05-29 | ビットスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13380687A JPS63298521A (ja) | 1987-05-29 | 1987-05-29 | ビットスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298521A true JPS63298521A (ja) | 1988-12-06 |
Family
ID=15113471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13380687A Pending JPS63298521A (ja) | 1987-05-29 | 1987-05-29 | ビットスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298521A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729148A (en) * | 1980-07-29 | 1982-02-17 | Fujitsu Ltd | Arithmetic control system |
| JPS59116829A (ja) * | 1982-12-23 | 1984-07-05 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS6019237A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | 正規化回路 |
-
1987
- 1987-05-29 JP JP13380687A patent/JPS63298521A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729148A (en) * | 1980-07-29 | 1982-02-17 | Fujitsu Ltd | Arithmetic control system |
| JPS59116829A (ja) * | 1982-12-23 | 1984-07-05 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS6019237A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | 正規化回路 |
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