JP3119382B2 - 半導体試験装置の波形整形回路 - Google Patents
半導体試験装置の波形整形回路Info
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- JP3119382B2 JP3119382B2 JP04008100A JP810092A JP3119382B2 JP 3119382 B2 JP3119382 B2 JP 3119382B2 JP 04008100 A JP04008100 A JP 04008100A JP 810092 A JP810092 A JP 810092A JP 3119382 B2 JP3119382 B2 JP 3119382B2
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- timing
- circuit
- clock
- waveform
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Description
【０００１】
【産業上の利用分野】この発明は、半導体試験装置の波
形整形回路に関し、特に被測定半導体装置に印加する波
形パターンを波形データ、波形モードおよびタイミング
・クロックを用いて発生させる波形整形回路において任
意のサイクルで任意のタイミング・クロック禁止をして
波形パターンの変更を高速に実施する波形整形回路に関
する。
形整形回路に関し、特に被測定半導体装置に印加する波
形パターンを波形データ、波形モードおよびタイミング
・クロックを用いて発生させる波形整形回路において任
意のサイクルで任意のタイミング・クロック禁止をして
波形パターンの変更を高速に実施する波形整形回路に関
する。
【０００２】
【従来の技術】半導体試験装置の波形整形回路の従来例
を図１、図２を参照して説明する。パターン発生器１０
の発生する波形データを、ｎサイクルの間データ保持す
ることができる例えば４進カウンタの如きｎサイクル間
データ保持回路３０に、タイミング発生器２０より出力
される動作クロックで書き込み、保持データを元に動作
クロックに同期してタイミング発生器２０より出力され
るタイミング・クロックＡ、Ｂ、Ｃ毎に位相変更および
制御回路４０の位相変更回路を介して位相変更をしたデ
ータを作作成する。即ち、動作クロックの周期より大き
な時間の位相変更をするには、図２に示される如くに、
入力する波形データを動作クロックによりｎサイクル間
データ保持回路３０である４進カウンタＦ／Ｆに順次に
４進カウンタＦ／Ｆ１→Ｆ／Ｆ２→Ｆ／Ｆ３→Ｆ／Ｆ４
→Ｆ／Ｆ１・・・となるように書き込み、ここに入力デ
ータを４サイクルの間保持させておく。次に、この４進
カウンタＦ／Ｆのデータを元に、位相変更を行なうタイ
ミング・クロックにより順次に４進カウンタＦ／Ｆ１→
Ｆ／Ｆ２→Ｆ／Ｆ３→Ｆ／Ｆ４→Ｆ／Ｆ１・・・のデー
タを選択し、タイミング・クロックに同期させて出力す
ることにより、動作クロックからタイミング・クロック
への動作クロックの周期より大きな時間の位相変更を可
能としている。
を図１、図２を参照して説明する。パターン発生器１０
の発生する波形データを、ｎサイクルの間データ保持す
ることができる例えば４進カウンタの如きｎサイクル間
データ保持回路３０に、タイミング発生器２０より出力
される動作クロックで書き込み、保持データを元に動作
クロックに同期してタイミング発生器２０より出力され
るタイミング・クロックＡ、Ｂ、Ｃ毎に位相変更および
制御回路４０の位相変更回路を介して位相変更をしたデ
ータを作作成する。即ち、動作クロックの周期より大き
な時間の位相変更をするには、図２に示される如くに、
入力する波形データを動作クロックによりｎサイクル間
データ保持回路３０である４進カウンタＦ／Ｆに順次に
４進カウンタＦ／Ｆ１→Ｆ／Ｆ２→Ｆ／Ｆ３→Ｆ／Ｆ４
→Ｆ／Ｆ１・・・となるように書き込み、ここに入力デ
ータを４サイクルの間保持させておく。次に、この４進
カウンタＦ／Ｆのデータを元に、位相変更を行なうタイ
ミング・クロックにより順次に４進カウンタＦ／Ｆ１→
Ｆ／Ｆ２→Ｆ／Ｆ３→Ｆ／Ｆ４→Ｆ／Ｆ１・・・のデー
タを選択し、タイミング・クロックに同期させて出力す
ることにより、動作クロックからタイミング・クロック
への動作クロックの周期より大きな時間の位相変更を可
能としている。
【０００３】次に、波形モード・レジスタ５０に記憶さ
れる波形モードに従い、位相変更および制御回路４０の
制御回路により、各タイミング・クロックＡ、Ｂ、Ｃの
ＳＥＴ、ＲＥＳＥＴに対して、タイミング・クロックを
通過させるか否かの制御信号を発生する。ここで、位相
変更および制御回路４０の各参照符号は表１の通りであ
る。
れる波形モードに従い、位相変更および制御回路４０の
制御回路により、各タイミング・クロックＡ、Ｂ、Ｃの
ＳＥＴ、ＲＥＳＥＴに対して、タイミング・クロックを
通過させるか否かの制御信号を発生する。ここで、位相
変更および制御回路４０の各参照符号は表１の通りであ
る。
【０００４】 表１ ａ：ＡＣＬＫへの位相変更回路およびＡＣＬＫ−ＳＥＴ側の制御回路 ｂ：Ｂ ” Ｂ ” ｃ：Ｃ ” Ｃ ” Ｄ：Ａ ” ＡＣＬＫ−ＲＥＳＥＴ側の制御回路 Ｅ：Ｂ ” Ｂ ” Ｆ：Ｃ ” Ｃ ” この位相変更および制御回路４０の発生した制御信号と
タイミング発生器２０からのタイミング・クロックとの
間の論理積を論理積回路６０において取り、これらタイ
ミング・クロックのＳＥＴ、ＲＥＳＥＴクロックを出力
するか否かを制御する。この制御されたＳＥＴ、ＲＥＳ
ＥＴクロックをＳＥＴ側、ＲＥＳＥＴ側毎に論理和回路
７０において論理和を取った後、Ｓ−Ｒフリップ・フロ
ップ８０により波形パターンを変更する。
タイミング発生器２０からのタイミング・クロックとの
間の論理積を論理積回路６０において取り、これらタイ
ミング・クロックのＳＥＴ、ＲＥＳＥＴクロックを出力
するか否かを制御する。この制御されたＳＥＴ、ＲＥＳ
ＥＴクロックをＳＥＴ側、ＲＥＳＥＴ側毎に論理和回路
７０において論理和を取った後、Ｓ−Ｒフリップ・フロ
ップ８０により波形パターンを変更する。
【０００５】上述の波形整形回路においては、要する
に、パターン発生器１０の発生した波形データと、波形
モード・レジスタ５０およびタイミング発生器２０によ
り発生したタイミング・クロックとに従った波形パター
ンを作成していた。しかし、この波形整形回路は、４進
カウンタＦ／Ｆからのデータ読み出しは動作クロックで
入力したサイクルの順にタイミング・クロックでなされ
るものであるので、動作クロックとタイミング・クロッ
クの数を変えることはできない。そのために、波形パタ
ーンの変更を行いたい場合、タイミング・クロックをオ
ープン（クロックの出力を禁止）することにより波形パ
ターンの変更を行うことができない。
に、パターン発生器１０の発生した波形データと、波形
モード・レジスタ５０およびタイミング発生器２０によ
り発生したタイミング・クロックとに従った波形パター
ンを作成していた。しかし、この波形整形回路は、４進
カウンタＦ／Ｆからのデータ読み出しは動作クロックで
入力したサイクルの順にタイミング・クロックでなされ
るものであるので、動作クロックとタイミング・クロッ
クの数を変えることはできない。そのために、波形パタ
ーンの変更を行いたい場合、タイミング・クロックをオ
ープン（クロックの出力を禁止）することにより波形パ
ターンの変更を行うことができない。
【０００６】ここで、波形パターンの変更を可能にする
ために、タイミング・クロックの禁止を行いたいサイク
ルにおいて、パターン発生器１０からクロック禁止信号
を出力し、ｎサイクル間データ保持回路３０’と位相変
更およびクロック禁止信号制御回路９０とを介して各タ
イミング・クロック毎に禁止信号を作り、この禁止信号
によりＳＥＴ、ＲＥＳＥＴクロックを出力するか否かの
制御をするようにしている。この禁止信号は、各タイミ
ング・クロック毎の禁止信号を出力するか否かを、制御
するクロック禁止制御信号発生制御レジスタＲ１、Ｒ
２、Ｒ３により制御される。ここで、位相変更およびク
ロック禁止信号制御回路９０の各参照符号は表２の通り
である。 表２ Ｇ：ＡＣＬＫへの位相変更回路およびＡＣＬＫのクロック禁止信号の制御回路 Ｈ：Ｂ ” Ｂ ” ｉ：Ｃ ” Ｃ ” Ｒ１：ＡＣＬＫのクロック禁止制御信号発生制御レジスタ Ｒ２：Ｂ ” Ｒ３：Ｃ ”
ために、タイミング・クロックの禁止を行いたいサイク
ルにおいて、パターン発生器１０からクロック禁止信号
を出力し、ｎサイクル間データ保持回路３０’と位相変
更およびクロック禁止信号制御回路９０とを介して各タ
イミング・クロック毎に禁止信号を作り、この禁止信号
によりＳＥＴ、ＲＥＳＥＴクロックを出力するか否かの
制御をするようにしている。この禁止信号は、各タイミ
ング・クロック毎の禁止信号を出力するか否かを、制御
するクロック禁止制御信号発生制御レジスタＲ１、Ｒ
２、Ｒ３により制御される。ここで、位相変更およびク
ロック禁止信号制御回路９０の各参照符号は表２の通り
である。 表２ Ｇ：ＡＣＬＫへの位相変更回路およびＡＣＬＫのクロック禁止信号の制御回路 Ｈ：Ｂ ” Ｂ ” ｉ：Ｃ ” Ｃ ” Ｒ１：ＡＣＬＫのクロック禁止制御信号発生制御レジスタ Ｒ２：Ｂ ” Ｒ３：Ｃ ”
【０００７】
【発明が解決しようとする課題】波形パターンの変更を
可能にする上述の手法においても、任意のサイクルで任
意のタイミング・クロックの禁止を行ないたいと言うよ
うな場合、クロック禁止制御信号発生制御レジスタＲ
１、Ｒ２、Ｒ３をリアルタイムに変更できないことと、
制御レジスタＲ１、Ｒ２、Ｒ３により禁止信号を出力す
るように制御されているとき、各タイミング・クロック
の禁止信号は常に一定であるために任意のサイクルで任
意のタイミング・クロックを禁止して波形パターンを変
更することはできなかった。
可能にする上述の手法においても、任意のサイクルで任
意のタイミング・クロックの禁止を行ないたいと言うよ
うな場合、クロック禁止制御信号発生制御レジスタＲ
１、Ｒ２、Ｒ３をリアルタイムに変更できないことと、
制御レジスタＲ１、Ｒ２、Ｒ３により禁止信号を出力す
るように制御されているとき、各タイミング・クロック
の禁止信号は常に一定であるために任意のサイクルで任
意のタイミング・クロックを禁止して波形パターンを変
更することはできなかった。
【０００８】この発明は、上述の通りの問題を解消した
任意のサイクルで任意のタイミング・クロック禁止をし
て波形パターンの変更を高速に実施する波形整形回路を
提供しようとするものである。
任意のサイクルで任意のタイミング・クロック禁止をし
て波形パターンの変更を高速に実施する波形整形回路を
提供しようとするものである。
【０００９】
【課題を解決するための手段】波形パターンを制御する
ための波形データを出力すると共にタイミング発生器２
０内に予め設定されたＯＰＥＮ認識信号のテーブルをア
クセスするためのＴＳ信号を発生するパターン発生器１
０を具備し、ＴＳ信号によりアクセスされたＯＰＥＮ認
識信号を出力すると共に各ＯＰＥＮ認識信号により各タ
イミング・クロックを禁止するタイミング発生器２０を
具備し、波形データをｎサイクル間保持するデータ保持
回路３０をタイミング・クロック毎に具備し、データ保
持回路に加えられる動作クロックを各タイミング・クロ
ック毎のＯＰＥＮ認識信号により禁止する禁止回路３１
を具備し、動作クロックのタイミングの波形データを各
タイミング・クロックの位相に変更する位相変更および
制御回路４０の位相変更回路を具備し、波形データと波
形モード・レジスタ出力とに従い各タイミング・クロッ
クのＳＥＴ、ＲＥＳＥＴに対してタイミング・クロック
を通過させるか否かを制御する制御回路６０を具備し、
制御されたＳＥＴ、ＲＥＳＥＴクロックをＳＥＴ、ＲＥ
ＳＥＴ毎にＯＲ回路７０を介して供給して波形パターン
を変更するＳ−Ｒフリップ・フロップ８０を具備する半
導体試験装置の波形整形回路を構成した。
ための波形データを出力すると共にタイミング発生器２
０内に予め設定されたＯＰＥＮ認識信号のテーブルをア
クセスするためのＴＳ信号を発生するパターン発生器１
０を具備し、ＴＳ信号によりアクセスされたＯＰＥＮ認
識信号を出力すると共に各ＯＰＥＮ認識信号により各タ
イミング・クロックを禁止するタイミング発生器２０を
具備し、波形データをｎサイクル間保持するデータ保持
回路３０をタイミング・クロック毎に具備し、データ保
持回路に加えられる動作クロックを各タイミング・クロ
ック毎のＯＰＥＮ認識信号により禁止する禁止回路３１
を具備し、動作クロックのタイミングの波形データを各
タイミング・クロックの位相に変更する位相変更および
制御回路４０の位相変更回路を具備し、波形データと波
形モード・レジスタ出力とに従い各タイミング・クロッ
クのＳＥＴ、ＲＥＳＥＴに対してタイミング・クロック
を通過させるか否かを制御する制御回路６０を具備し、
制御されたＳＥＴ、ＲＥＳＥＴクロックをＳＥＴ、ＲＥ
ＳＥＴ毎にＯＲ回路７０を介して供給して波形パターン
を変更するＳ−Ｒフリップ・フロップ８０を具備する半
導体試験装置の波形整形回路を構成した。
【００１０】
【実施例】この発明の実施例を図３、図４を参照して説
明する。パターン発生器１０からタイミング発生器２０
に出力されたタイミング・セット切り換え信号ＴＳによ
り、タイミング発生器２０に設定されている各タイミン
グ・クロック毎のタイミング・クロック禁止認識信号
（ＯＰＥＮ認識信号）をアクセスし、タイミング発生器
２０よりＯＰＥＮ認識信号を出力する。次に、パターン
発生器１０より出力された波形データを、各タイミング
・クロックＡ、Ｂ、Ｃに対応したｎサイクル間データ保
持回路３０、３０’、３０''に、動作クロックと各タイ
ミング・クロックに対応したＯＰＥＮ認識信号との間の
論理積を論理積回路３１Ａ、３１Ｂ、３１Ｃにおいて取
った結果である保持回路動作クロックにより書き込むよ
うに構成されている。ここで、図４に示される例は、動
作クロックの３発目および５発目に対応するＯＰＥＮ認
識信号がＨレベルの例であるが、この場合、論理積回路
３１においてはＯＰＥＮ認識信号が０とされることによ
り、動作クロックはここにおいて禁止され、データ保持
回路３０への書き込みは禁止されるに到る。
明する。パターン発生器１０からタイミング発生器２０
に出力されたタイミング・セット切り換え信号ＴＳによ
り、タイミング発生器２０に設定されている各タイミン
グ・クロック毎のタイミング・クロック禁止認識信号
（ＯＰＥＮ認識信号）をアクセスし、タイミング発生器
２０よりＯＰＥＮ認識信号を出力する。次に、パターン
発生器１０より出力された波形データを、各タイミング
・クロックＡ、Ｂ、Ｃに対応したｎサイクル間データ保
持回路３０、３０’、３０''に、動作クロックと各タイ
ミング・クロックに対応したＯＰＥＮ認識信号との間の
論理積を論理積回路３１Ａ、３１Ｂ、３１Ｃにおいて取
った結果である保持回路動作クロックにより書き込むよ
うに構成されている。ここで、図４に示される例は、動
作クロックの３発目および５発目に対応するＯＰＥＮ認
識信号がＨレベルの例であるが、この場合、論理積回路
３１においてはＯＰＥＮ認識信号が０とされることによ
り、動作クロックはここにおいて禁止され、データ保持
回路３０への書き込みは禁止されるに到る。
【００１１】次にタイミング・クロックＡ、Ｂ、Ｃ毎に
位相変更および制御回路４０の位相変更回路を介して位
相変更データを作る。この場合、タイミング・クロック
が禁止されたサイクルの波形データは、データ保持回路
３０への保持回路動作クロックも禁止されているので、
保持回路３０の保持回路動作クロックとタイミング・ク
ロックの数が異なることがなくなる。次いで、位相変更
した波形データと波形モード・レジスタ５０出力とに従
い、位相変更および制御回路４０の制御回路により、各
タイミング・クロックＡ、Ｂ、ＣのＳＥＴ、ＲＥＳＥＴ
に対して、タイミング・クロックを通過させるか否かの
制御信号を発生する。この位相変更および制御回路４０
の発生した制御信号とタイミング発生器２０からのタイ
ミング・クロックとの間の論理積を論理積回路６０にお
いて取り、これらタイミング・クロックのＳＥＴ、ＲＥ
ＳＥＴクロックを出力するか否かを制御する。この制御
されたＳＥＴ、ＲＥＳＥＴクロックをＳＥＴ側、ＲＥＳ
ＥＴ側毎に論理和回路７０において論理和を取った後、
これをＳ−Ｒフリップ・フロップ８０に印加して波形パ
ターンを変更する。
位相変更および制御回路４０の位相変更回路を介して位
相変更データを作る。この場合、タイミング・クロック
が禁止されたサイクルの波形データは、データ保持回路
３０への保持回路動作クロックも禁止されているので、
保持回路３０の保持回路動作クロックとタイミング・ク
ロックの数が異なることがなくなる。次いで、位相変更
した波形データと波形モード・レジスタ５０出力とに従
い、位相変更および制御回路４０の制御回路により、各
タイミング・クロックＡ、Ｂ、ＣのＳＥＴ、ＲＥＳＥＴ
に対して、タイミング・クロックを通過させるか否かの
制御信号を発生する。この位相変更および制御回路４０
の発生した制御信号とタイミング発生器２０からのタイ
ミング・クロックとの間の論理積を論理積回路６０にお
いて取り、これらタイミング・クロックのＳＥＴ、ＲＥ
ＳＥＴクロックを出力するか否かを制御する。この制御
されたＳＥＴ、ＲＥＳＥＴクロックをＳＥＴ側、ＲＥＳ
ＥＴ側毎に論理和回路７０において論理和を取った後、
これをＳ−Ｒフリップ・フロップ８０に印加して波形パ
ターンを変更する。
【００１２】
【発明の効果】この方式によりパターン発生器１０から
タイミング発生器２０にタイミング・セット切り換え信
号ＴＳを与えるだけで任意のサイクルの任意のタイミン
グ・クロックを禁止して、波形パターンの変更をするこ
とが可能となった。
タイミング発生器２０にタイミング・セット切り換え信
号ＴＳを与えるだけで任意のサイクルの任意のタイミン
グ・クロックを禁止して、波形パターンの変更をするこ
とが可能となった。
【図１】半導体試験装置の波形整形回路の従来例を示す
図。
図。
【図２】図１に示される従来例における動作クロックか
ら各タイミング・クロックへの位相変更の概念を説明す
るためのタイミング・チャート。
ら各タイミング・クロックへの位相変更の概念を説明す
るためのタイミング・チャート。
【図３】この発明の半導体試験装置の波形整形回路を示
す図。
す図。
【図４】図３に示されるこの発明における動作クロック
から各タイミング・クロックへの位相変更の概念を説明
するためのタイミング・チャート。
から各タイミング・クロックへの位相変更の概念を説明
するためのタイミング・チャート。
１０ パターン発生器 ２０ タイミング発生器 ３０ データ保持回路 ３１ 禁止回路 ４０ 位相変更および制御回路 ６０ 制御回路 ７０ ＯＲ回路 ８０ Ｓ−Ｒフリップ・フロップ
Claims (1)
- 【請求項１】 波形パターンを制御するための波形デー
タを出力すると共にタイミング発生器内に予め設定され
たＯＰＥＮ認識信号のテーブルをアクセスするためのＴ
Ｓ信号を発生するパターン発生器を具備し、ＴＳ信号に
よりアクセスされたＯＰＥＮ認識信号を出力すると共に
各ＯＰＥＮ認識信号により各タイミング・クロックを禁
止するタイミング発生器を具備し、波形データをｎサイ
クル間保持するデータ保持回路をタイミング・クロック
毎に具備し、データ保持回路に加えられる動作クロック
を各タイミング・クロック毎のＯＰＥＮ認識信号により
禁止する禁止回路を具備し、動作クロックのタイミング
の波形データを各タイミング・クロックの位相に変更す
る位相変更回路を具備し、波形データと波形モード・レ
ジスタ出力とに従い各タイミング・クロックのＳＥＴ、
ＲＥＳＥＴに対してタイミング・クロックを通過させる
か否かを制御する制御回路を具備し、制御されたＳＥ
Ｔ、ＲＥＳＥＴクロックをＳＥＴ、ＲＥＳＥＴ毎にＯＲ
回路を介して供給して波形パターンを変更するＳ−Ｒフ
リップ・フロップを具備することを特徴とする半導体試
験装置の波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04008100A JP3119382B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体試験装置の波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04008100A JP3119382B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体試験装置の波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196696A JPH05196696A (ja) | 1993-08-06 |
| JP3119382B2 true JP3119382B2 (ja) | 2000-12-18 |
Family
ID=11683888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04008100A Expired - Fee Related JP3119382B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体試験装置の波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119382B2 (ja) |
-
1992
- 1992-01-21 JP JP04008100A patent/JP3119382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05196696A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000905 |
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