JPH063416A - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JPH063416A JPH063416A JP4157976A JP15797692A JPH063416A JP H063416 A JPH063416 A JP H063416A JP 4157976 A JP4157976 A JP 4157976A JP 15797692 A JP15797692 A JP 15797692A JP H063416 A JPH063416 A JP H063416A
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- Japan
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- signal
- address
- module
- memory
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Abstract
(57)【要約】
【目的】 記憶容量の小さなメモリで各種の検査波形を
任意に得ることができる。 【構成】 アナログ回路とデジタル回路が混在する被測
定対象物を検査するＬＳＩテスタにおいて、デジタルフ
ァンクションモジュールのアドレス発生シーケンサの出
力するアドレスに基づき、ミックスドシグナルユニット
の信号発生側と同期を取るコード信号をミックスドシグ
ナルユニットのシーケンス発生回路に出力するコードメ
モリと、コード信号に基づいてシーケンス発生回路がア
ドレスカウンタに出力したアドレスのカウント制御を行
うと共に、アドレスカウンタの指定するアドレスに基づ
いてパターンメモリが出力するデータの制御を行うステ
ータス信号を出力するステートメモリとを設け、コード
信号によって各モジュール間の同期を取ると共に、ステ
ータス信号によってデジタルファンクションモジュール
とミックスドシグナルユニットをテストレート毎に関係
づけて制御するようにしている。
任意に得ることができる。 【構成】 アナログ回路とデジタル回路が混在する被測
定対象物を検査するＬＳＩテスタにおいて、デジタルフ
ァンクションモジュールのアドレス発生シーケンサの出
力するアドレスに基づき、ミックスドシグナルユニット
の信号発生側と同期を取るコード信号をミックスドシグ
ナルユニットのシーケンス発生回路に出力するコードメ
モリと、コード信号に基づいてシーケンス発生回路がア
ドレスカウンタに出力したアドレスのカウント制御を行
うと共に、アドレスカウンタの指定するアドレスに基づ
いてパターンメモリが出力するデータの制御を行うステ
ータス信号を出力するステートメモリとを設け、コード
信号によって各モジュール間の同期を取ると共に、ステ
ータス信号によってデジタルファンクションモジュール
とミックスドシグナルユニットをテストレート毎に関係
づけて制御するようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路とデジタ
ル回路の混載したＬＳＩ（被測定対象物：以下、ＤＵＴ
という）を測定するＬＳＩテスタに関し、更に詳しく
は、デジタルパターンを出力するモジュールと同期して
デジタル信号及びアナログ信号を出力する各モジュール
のパターンメモリの有効利用を図ったＬＳＩテスタに関
する。
ル回路の混載したＬＳＩ（被測定対象物：以下、ＤＵＴ
という）を測定するＬＳＩテスタに関し、更に詳しく
は、デジタルパターンを出力するモジュールと同期して
デジタル信号及びアナログ信号を出力する各モジュール
のパターンメモリの有効利用を図ったＬＳＩテスタに関
する。
【０００２】
【従来の技術】アナログ回路とデジタル回路の混載した
ＤＵＴのテストは、そのＤＵＴの実動作状態、即ち、ア
ナログ部とデジタル部とを統合して、全体をシステムと
して取り扱った状態でのテストが必要である。このため
には、ＤＵＴにデジタルパターンを出力するデジタルフ
ァンクションモジュール（以下、ＤＦＣモジュールと省
略）とデジタル信号及びアナログ信号を出力するミック
スドシグナルユニット（以下、ＭＳユニットと省略）と
を同期した状態で制御する必要がある。一般のＬＳＩテ
スタは、ＤＵＴのテストを高速に行えるよう、異なった
コントローラによって各モジュールを分散制御している
ため、ＤＦＣモジュールとＭＳユニットとはコード信号
に基づいて同期するようになっている。
ＤＵＴのテストは、そのＤＵＴの実動作状態、即ち、ア
ナログ部とデジタル部とを統合して、全体をシステムと
して取り扱った状態でのテストが必要である。このため
には、ＤＵＴにデジタルパターンを出力するデジタルフ
ァンクションモジュール（以下、ＤＦＣモジュールと省
略）とデジタル信号及びアナログ信号を出力するミック
スドシグナルユニット（以下、ＭＳユニットと省略）と
を同期した状態で制御する必要がある。一般のＬＳＩテ
スタは、ＤＵＴのテストを高速に行えるよう、異なった
コントローラによって各モジュールを分散制御している
ため、ＤＦＣモジュールとＭＳユニットとはコード信号
に基づいて同期するようになっている。
【０００３】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、同期して動作する各モジュールをテストレ
ート毎に関係づけて制御することができないため、例え
ば、デジタルパターンとアナログ信号を交互に出力する
ような場合でも、各モジュールのパターンメモリは常に
使用された状態になっていて、パターンメモリに大きな
記憶容量のものが必要となり、メモリの有効利用が図ら
れていなかった。
Ｉテスタは、同期して動作する各モジュールをテストレ
ート毎に関係づけて制御することができないため、例え
ば、デジタルパターンとアナログ信号を交互に出力する
ような場合でも、各モジュールのパターンメモリは常に
使用された状態になっていて、パターンメモリに大きな
記憶容量のものが必要となり、メモリの有効利用が図ら
れていなかった。
【０００４】本発明は、このような点に鑑みてなされた
もので、コード信号によって同期の取られた各モジュー
ルをテストレート毎に関係付けて制御できるようにした
もので、パターンメモリの消費の低減を図り、記憶容量
の小さなメモリで各種の検査波形を任意に得ることがで
きるＬＳＩテスタを提供することを目的としている。
もので、コード信号によって同期の取られた各モジュー
ルをテストレート毎に関係付けて制御できるようにした
もので、パターンメモリの消費の低減を図り、記憶容量
の小さなメモリで各種の検査波形を任意に得ることがで
きるＬＳＩテスタを提供することを目的としている。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、被測定対象物に出力するアナログ
信号とデジタル信号の発生をモジュール毎に行い、被測
定対象物から入力するアナログ信号とデジタル信号の解
析をモジュール毎に行うミックスドシグナルユニットを
備えると共に、被測定対象物との間でデジタルパターン
信号を授受するデジタルファンックションモジュールと
を備え、アナログ回路とデジタル回路が混在する被測定
対象物を検査するＬＳＩテスタにおいて、前記デジタル
ファンクションモジュールのアドレス発生シーケンサの
出力するアドレスに基づき、前記ミックスドシグナルユ
ニットの信号発生側と同期を取るコード信号を前記ミッ
クスドシグナルユニットのシーケンス発生回路に出力す
るコードメモリと、前記コード信号に基づいて前記シー
ケンス発生回路がアドレスカウンタに出力したアドレス
のカウント制御を行うと共に、このアドレスカウンタの
指定するアドレスに基づいてパターンメモリが出力する
データの制御を行うステータス信号を出力するステート
メモリと、を設け、前記コード信号によって各モジュー
ル間の同期を取ると共に、前記ステータス信号によって
前記デジタルファンクションモジュールと前記ミックス
ドシグナルユニットをテストレート毎に関係づけて制御
することを特徴としている。
るために、本発明は、被測定対象物に出力するアナログ
信号とデジタル信号の発生をモジュール毎に行い、被測
定対象物から入力するアナログ信号とデジタル信号の解
析をモジュール毎に行うミックスドシグナルユニットを
備えると共に、被測定対象物との間でデジタルパターン
信号を授受するデジタルファンックションモジュールと
を備え、アナログ回路とデジタル回路が混在する被測定
対象物を検査するＬＳＩテスタにおいて、前記デジタル
ファンクションモジュールのアドレス発生シーケンサの
出力するアドレスに基づき、前記ミックスドシグナルユ
ニットの信号発生側と同期を取るコード信号を前記ミッ
クスドシグナルユニットのシーケンス発生回路に出力す
るコードメモリと、前記コード信号に基づいて前記シー
ケンス発生回路がアドレスカウンタに出力したアドレス
のカウント制御を行うと共に、このアドレスカウンタの
指定するアドレスに基づいてパターンメモリが出力する
データの制御を行うステータス信号を出力するステート
メモリと、を設け、前記コード信号によって各モジュー
ル間の同期を取ると共に、前記ステータス信号によって
前記デジタルファンクションモジュールと前記ミックス
ドシグナルユニットをテストレート毎に関係づけて制御
することを特徴としている。
【０００６】
【作用】本発明の各構成要素は次に示すような作用をす
る。コードメモリは、ＤＦＣモジュールのアドレス発生
シーケンサが指定するアドレスに基づき、同期の為のコ
ードをＭＳユニットのシーケンス発生回路に出力する。
ステートメモリは、ＭＳユニットのシーケンス発生回路
がアドレスカウンタに出力したアドレスのカウント制御
を行うと共に、アドレスカウンタの指定するアドレスに
基づいてパターンメモリが出力するデータの制御を行
う。
る。コードメモリは、ＤＦＣモジュールのアドレス発生
シーケンサが指定するアドレスに基づき、同期の為のコ
ードをＭＳユニットのシーケンス発生回路に出力する。
ステートメモリは、ＭＳユニットのシーケンス発生回路
がアドレスカウンタに出力したアドレスのカウント制御
を行うと共に、アドレスカウンタの指定するアドレスに
基づいてパターンメモリが出力するデータの制御を行
う。
【０００７】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明の一実施例を示すＬＳＩテ
スタの構成ブロック図である。尚、ＭＳユニットにおい
てアナログ信号を出力するモジュールは、デジタル信号
を出力するデジタルシグナルソース・モジュール（以
下、ＤＳＳモジュールと省略）にＤＡ変換器が付加され
るだけの構成なので、以下の説明ではＤＳＳモジュール
を代表して説明することにする。図中、１はシステム全
体の制御を司るテストシステムコントローラ、２はデジ
タルファンクションモジュール２０（以下ＤＦＣモジュ
ール２０）を制御するモジュールコントローラ、３はＤ
ＳＳモジュール３０を制御するモジュールコントローラ
である。
に説明する。図１は、本発明の一実施例を示すＬＳＩテ
スタの構成ブロック図である。尚、ＭＳユニットにおい
てアナログ信号を出力するモジュールは、デジタル信号
を出力するデジタルシグナルソース・モジュール（以
下、ＤＳＳモジュールと省略）にＤＡ変換器が付加され
るだけの構成なので、以下の説明ではＤＳＳモジュール
を代表して説明することにする。図中、１はシステム全
体の制御を司るテストシステムコントローラ、２はデジ
タルファンクションモジュール２０（以下ＤＦＣモジュ
ール２０）を制御するモジュールコントローラ、３はＤ
ＳＳモジュール３０を制御するモジュールコントローラ
である。
【０００８】テストシステムコントローラ１は、テスト
プログラムをコンパイルしたオブジェクトファイルをモ
ジュールコントローラ２、３にロードした後、ロードし
たオブジェクトファイルをシーケンスナンバーに従って
指定し、モジュールコントローラ２、３を介してＤＦＣ
モジュール２０とＤＳＳモジュール３０を制御する。
プログラムをコンパイルしたオブジェクトファイルをモ
ジュールコントローラ２、３にロードした後、ロードし
たオブジェクトファイルをシーケンスナンバーに従って
指定し、モジュールコントローラ２、３を介してＤＦＣ
モジュール２０とＤＳＳモジュール３０を制御する。
【０００９】ＤＦＣモジュール２０において、２１はマ
イクロコードメモリで、例えば、ノーオペレーション
（以下、ＮＯＰ）、ジャンプ（以下、ＪＵＭＰ）等の動
作プロセスの命令であるマイクロコードが記憶されてい
る。２２はデジタルパターンメモリで、ＤＵＴ４０を試
験するデジタルパターンが記憶されていて、アドレス発
生シーケンサ２３が指定したアドレスに基づいてデジタ
ルパターンＤi（ｉ＝１〜ｎ）をＤＵＴ４０に出力す
る。
イクロコードメモリで、例えば、ノーオペレーション
（以下、ＮＯＰ）、ジャンプ（以下、ＪＵＭＰ）等の動
作プロセスの命令であるマイクロコードが記憶されてい
る。２２はデジタルパターンメモリで、ＤＵＴ４０を試
験するデジタルパターンが記憶されていて、アドレス発
生シーケンサ２３が指定したアドレスに基づいてデジタ
ルパターンＤi（ｉ＝１〜ｎ）をＤＵＴ４０に出力す
る。
【００１０】２４はコードメモリで、アドレス発生シー
ケンサ２３の出力したアドレスに基づき、ＤＦＣモジュ
ール２０と同期を取るコード信号Ｓ1をＤＳＳモジュー
ル３０に出力する。２５はステートメモリで、アドレス
発生シーケンサ２３の出力したアドレスに基づき、ＤＦ
Ｃモジュール２０のテストレート毎の動作を制御するス
テータス信号Ｓ2をＤＳＳモジュール３０に出力する。
ケンサ２３の出力したアドレスに基づき、ＤＦＣモジュ
ール２０と同期を取るコード信号Ｓ1をＤＳＳモジュー
ル３０に出力する。２５はステートメモリで、アドレス
発生シーケンサ２３の出力したアドレスに基づき、ＤＦ
Ｃモジュール２０のテストレート毎の動作を制御するス
テータス信号Ｓ2をＤＳＳモジュール３０に出力する。
【００１１】ＤＳＳモジュール３０において、３１はシ
ーケンス発生回路で、コードメモリ２４の出力するコー
ド信号Ｓ1に基づいてスタートアドレスをアドレス発生
カウンタ３２に出力する。アドレス発生カウンタ３２
は、シーケンス発生回路３１から入力したスタートアド
レスをＡＮＤゲート３２1から入力されるクロックＣＫ2
に基づいてカウントアップし、パターンメモリ３３に出
力する。
ーケンス発生回路で、コードメモリ２４の出力するコー
ド信号Ｓ1に基づいてスタートアドレスをアドレス発生
カウンタ３２に出力する。アドレス発生カウンタ３２
は、シーケンス発生回路３１から入力したスタートアド
レスをＡＮＤゲート３２1から入力されるクロックＣＫ2
に基づいてカウントアップし、パターンメモリ３３に出
力する。
【００１２】ＡＮＤゲート３２1は、一方の入力端子に
クロックＣＫ1が入力され、他方の入力端子にステート
メモリからステータスＳＴ0が入力されていて、ステー
タスＳＴ0がハイレベルになるとゲートが開かれる。
クロックＣＫ1が入力され、他方の入力端子にステート
メモリからステータスＳＴ0が入力されていて、ステー
タスＳＴ0がハイレベルになるとゲートが開かれる。
【００１３】パターンメモリ３３は、アドレス発生カウ
ンタ３２によって指定されるアドレスに基づき、記憶し
ているデジタルデータＤＡi（ｉ＝１〜ｎ）をＤ型フリ
ップフロップ３４に出力する。Ｄ型フリップフロップ３
４は、Ｄ端子に入力されるデジタルデータＤＡiをクロ
ック端子に入力されるクロック信号ＣＫ3に基づいて保
持し、Ｑ端子よりデジタル信号ＤＡiとしてＤＵＴ４０
に出力する。
ンタ３２によって指定されるアドレスに基づき、記憶し
ているデジタルデータＤＡi（ｉ＝１〜ｎ）をＤ型フリ
ップフロップ３４に出力する。Ｄ型フリップフロップ３
４は、Ｄ端子に入力されるデジタルデータＤＡiをクロ
ック端子に入力されるクロック信号ＣＫ3に基づいて保
持し、Ｑ端子よりデジタル信号ＤＡiとしてＤＵＴ４０
に出力する。
【００１４】３４1はＡＮＤゲートで、一方の入力端子
にクロックＣＫ3が入力され、他方の入力端子にステー
トメモリ２５からステータスＳＴ1が入力されていて、
ステータスＳＴ1がハイレベルになるとゲートが開かれ
る。ＡＮＤゲート３４1からのリセット信号Ｓ3が入力さ
れると、Ｄフリップフロップ３４は、リセットされ、Ｄ
型フリップフロップ３４のデータは、ＤＵＴ４０に出力
されなくなる。
にクロックＣＫ3が入力され、他方の入力端子にステー
トメモリ２５からステータスＳＴ1が入力されていて、
ステータスＳＴ1がハイレベルになるとゲートが開かれ
る。ＡＮＤゲート３４1からのリセット信号Ｓ3が入力さ
れると、Ｄフリップフロップ３４は、リセットされ、Ｄ
型フリップフロップ３４のデータは、ＤＵＴ４０に出力
されなくなる。
【００１５】尚、クロック信号ＣＫ1、3は、クロック信
号ＣＫ0を遅延して得た信号で、マイクロコードの出力
からアドレス発生カウンタ３２及びＤ型フリップフロッ
プが動作するまでの時間を考慮して設定される。
号ＣＫ0を遅延して得た信号で、マイクロコードの出力
からアドレス発生カウンタ３２及びＤ型フリップフロッ
プが動作するまでの時間を考慮して設定される。
【００１６】図２は、本発明のＬＳＩテスタの動作を説
明するタイムチャートで、（Ａ）はマイクロコードメモ
リの出力するマイクロコード、（Ｂ）はアドレス発生シ
ーケンサが出力するアドレス、（Ｃ）はコードメモリが
出力するコード信号Ｓ1、（Ｄ）はステートメモリが出
力するステータスＳＴ0、（Ｅ）はステートメモリが出
力するステータスＳＴ1、（Ｆ）はデジタルパターンメ
モリが出力するデジタルパターンＤi、（Ｇ）はＤＦＣ
モジュールの同期を取るクロックＣＫ0、（Ｈ）はＡＮ
Ｄゲートに入力されるクロックＣＫ1、（Ｉ）はアドレ
ス発生カウンタに入力されるクロックＣＫ2、（Ｊ）は
アドレスカウンタが出力するアドレス、（Ｋ）はＤＳＳ
のパターンメモリの出力するデジタルデータＤＡi、
（Ｌ）はクロックＣＫ3、（Ｍ）はＤ型フリップフロッ
プに入力されるリセット信号Ｓ3、（Ｎ）はＤ型フリッ
プフロップより出力されるデジタル信号ＤＡiである。
明するタイムチャートで、（Ａ）はマイクロコードメモ
リの出力するマイクロコード、（Ｂ）はアドレス発生シ
ーケンサが出力するアドレス、（Ｃ）はコードメモリが
出力するコード信号Ｓ1、（Ｄ）はステートメモリが出
力するステータスＳＴ0、（Ｅ）はステートメモリが出
力するステータスＳＴ1、（Ｆ）はデジタルパターンメ
モリが出力するデジタルパターンＤi、（Ｇ）はＤＦＣ
モジュールの同期を取るクロックＣＫ0、（Ｈ）はＡＮ
Ｄゲートに入力されるクロックＣＫ1、（Ｉ）はアドレ
ス発生カウンタに入力されるクロックＣＫ2、（Ｊ）は
アドレスカウンタが出力するアドレス、（Ｋ）はＤＳＳ
のパターンメモリの出力するデジタルデータＤＡi、
（Ｌ）はクロックＣＫ3、（Ｍ）はＤ型フリップフロッ
プに入力されるリセット信号Ｓ3、（Ｎ）はＤ型フリッ
プフロップより出力されるデジタル信号ＤＡiである。
【００１７】(1)マイクロコードメモリ２１は、クロッ
ク信号ＣＫ0の最初の立ち上がりでＮＯＰ命令をアドレ
ス発生シーケンサ２３に出力する。 (2)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“１”をデ
ジタルパターンメモリ２２に出力すると共に、コードメ
モリ２４とステートメモリ２５に出力する。 (3)デジタルパターンメモリ２２は、アドレス発生シー
ケンサ２３によって指定されたアドレス“１”に基づ
き、デジタルパターンＤ1をＤＵＴ４０に出力する。一
方、コードメモリ２４は、アドレス“１”では同期信号
であるコード信号Ｓ 1をＤＳＳモジュールに出力しない
ため、ＤＳＳモジュール２０は同期しない状態にある。
ク信号ＣＫ0の最初の立ち上がりでＮＯＰ命令をアドレ
ス発生シーケンサ２３に出力する。 (2)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“１”をデ
ジタルパターンメモリ２２に出力すると共に、コードメ
モリ２４とステートメモリ２５に出力する。 (3)デジタルパターンメモリ２２は、アドレス発生シー
ケンサ２３によって指定されたアドレス“１”に基づ
き、デジタルパターンＤ1をＤＵＴ４０に出力する。一
方、コードメモリ２４は、アドレス“１”では同期信号
であるコード信号Ｓ 1をＤＳＳモジュールに出力しない
ため、ＤＳＳモジュール２０は同期しない状態にある。
【００１８】(4)マイクロコードメモリ２１は、クロッ
ク信号ＣＫ0の２回目の立ち上がりで、再びＮＯＰ命令
をアドレス発生シーケンサ２３に出力する。 (5)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“２”をデ
ジタルパターンメモリ２２に出力すると共に、コードメ
モリ２４とステートメモリ２５に出力する。 (6)デジタルパターンメモリ２２は、アドレス発生シー
ケンサ２３の指定したアドレス“２”に基づいたデジタ
ルパターンＤ2をＤＵＴ４０に出力し、コードメモリ２
４は、アドレス発生シーケンサ２３の指定したアドレス
に基づいたコード＃１をＤＳＳモジュール３０のシーケ
ンス発生回路３１に出力する。そして、ステートメモリ
２５は、アドレス発生シーケンサ２３の指定したアドレ
スに基づいたステータス信号Ｓ2を出力する。この場合
は、ステータスＳＴ0“１”がＡＮＤゲート３２1に出力
され、ステータスＳＴ1“０”がＡＮＤゲート３４1に出
力される。
ク信号ＣＫ0の２回目の立ち上がりで、再びＮＯＰ命令
をアドレス発生シーケンサ２３に出力する。 (5)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“２”をデ
ジタルパターンメモリ２２に出力すると共に、コードメ
モリ２４とステートメモリ２５に出力する。 (6)デジタルパターンメモリ２２は、アドレス発生シー
ケンサ２３の指定したアドレス“２”に基づいたデジタ
ルパターンＤ2をＤＵＴ４０に出力し、コードメモリ２
４は、アドレス発生シーケンサ２３の指定したアドレス
に基づいたコード＃１をＤＳＳモジュール３０のシーケ
ンス発生回路３１に出力する。そして、ステートメモリ
２５は、アドレス発生シーケンサ２３の指定したアドレ
スに基づいたステータス信号Ｓ2を出力する。この場合
は、ステータスＳＴ0“１”がＡＮＤゲート３２1に出力
され、ステータスＳＴ1“０”がＡＮＤゲート３４1に出
力される。
【００１９】(7)ステータスＳＴ0“１”がＡＮＤゲート
３２1に出力されると、ＡＮＤゲート３２1は、ゲートが
開かれ、アドレス発生カウンタ３２のクロック端子にク
ロックＣＫ2を出力する。 (8)アドレス発生カウンタ３２は、ＡＮＤゲート３２1か
ら入力したクロックＣＫ 2により、シーケンサ発生回路
３１がコード＃１に基づいて出力したスタートアドレス
をパターンメモリ３３に出力する。この場合は、スター
トアドレス“１０”が出力される。 (9)パターンメモリ３３は、アドレス発生カウンタ３２
によってアドレス“１０”が指定されとデジタルデータ
ＤＡ1をＤ型フリップフロップ３４に出力する。 (10)Ｄ型フリップフロップ３４は、続いてクロック端子
に入力されるクロックＣＫ3に基づき、デジタル信号Ｄ
Ａ1をＤＵＴ４０に出力する。
３２1に出力されると、ＡＮＤゲート３２1は、ゲートが
開かれ、アドレス発生カウンタ３２のクロック端子にク
ロックＣＫ2を出力する。 (8)アドレス発生カウンタ３２は、ＡＮＤゲート３２1か
ら入力したクロックＣＫ 2により、シーケンサ発生回路
３１がコード＃１に基づいて出力したスタートアドレス
をパターンメモリ３３に出力する。この場合は、スター
トアドレス“１０”が出力される。 (9)パターンメモリ３３は、アドレス発生カウンタ３２
によってアドレス“１０”が指定されとデジタルデータ
ＤＡ1をＤ型フリップフロップ３４に出力する。 (10)Ｄ型フリップフロップ３４は、続いてクロック端子
に入力されるクロックＣＫ3に基づき、デジタル信号Ｄ
Ａ1をＤＵＴ４０に出力する。
【００２０】(11)次に、マイクロコード２１は、クロッ
クＣＫ0の３回目の立ち上がりでＮＯＰ命令をアドレス
発生シーケンサ２３に出力し、次のサイクルを開始す
る。 (12)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“３”をデ
ジタルパターンメモリ２２に出力し、デジタルパターン
メモリ２２はデジタルパターンＤ3をＤＵＴ４０に出力
する。 (13)一方、アドレス発生カウンタ３２は、ＡＮＤゲート
３２1のクロックによってカウントアップしたアドレス
“１１”をパターンメモリ３３に出力する。
クＣＫ0の３回目の立ち上がりでＮＯＰ命令をアドレス
発生シーケンサ２３に出力し、次のサイクルを開始す
る。 (12)アドレス発生シーケンサ２３は、マイクロコードメ
モリ２１のＮＯＰ命令に基づいて、アドレス“３”をデ
ジタルパターンメモリ２２に出力し、デジタルパターン
メモリ２２はデジタルパターンＤ3をＤＵＴ４０に出力
する。 (13)一方、アドレス発生カウンタ３２は、ＡＮＤゲート
３２1のクロックによってカウントアップしたアドレス
“１１”をパターンメモリ３３に出力する。
【００２１】(14)パターンメモリ３３は、アドレス発生
カウンタ３２によって指定されたアドレス“１１”のデ
ジタルデータＤＡ2をＤ型フリップフロップ３４に出力
する。 (15)Ｄ型フリップフロップ３４は、パターンメモリ３３
から入力したデジタルデータＤＡ2をクロック端子に入
力されるクロックＣＫ3に基づきＤＵＴ４０に出力す
る。 (16)アドレス発生シーケンサ２３の出力するアドレスが
“４”になり、ステータスＳＴ0が“０”となると、ア
ドレス発生カウンタ３２はカウントアップを停止し、パ
ターンメモリ３４は、アドレス“１１”のままで、イン
クリメントされなくなる。
カウンタ３２によって指定されたアドレス“１１”のデ
ジタルデータＤＡ2をＤ型フリップフロップ３４に出力
する。 (15)Ｄ型フリップフロップ３４は、パターンメモリ３３
から入力したデジタルデータＤＡ2をクロック端子に入
力されるクロックＣＫ3に基づきＤＵＴ４０に出力す
る。 (16)アドレス発生シーケンサ２３の出力するアドレスが
“４”になり、ステータスＳＴ0が“０”となると、ア
ドレス発生カウンタ３２はカウントアップを停止し、パ
ターンメモリ３４は、アドレス“１１”のままで、イン
クリメントされなくなる。
【００２２】(17)アドレス発生シーケンサ２３の出力す
るアドレスが“５”になり、ステータスがＳＴ1が
“１”となると、Ｄ型フリップフロップ３４は、ＡＮＤ
ゲート３４1のリセット信号Ｓ3によってリセットされ、
ＤＵＴ４０にデータは出力されなくなる。 (18)このように、ＤＳＳモジュール３０は、ステートメ
モリ２５のステータス信号Ｓによってテストレート毎に
ＤＦＣモジュール２０と関係をもって制御され、Ｄ型フ
リップフロップ３４からデジタル信号をＤＵＴ４０に出
力する。図３は、図２で説明した動作を行う場合のパタ
ーンメモリ３３の内容を示した図である。従来のＬＳＩ
テスタでは、テストレート毎にデータが必要で、図４に
示すようなアドレスの順番にデジタルデータをパターン
メモリに書き込む必要がある。
るアドレスが“５”になり、ステータスがＳＴ1が
“１”となると、Ｄ型フリップフロップ３４は、ＡＮＤ
ゲート３４1のリセット信号Ｓ3によってリセットされ、
ＤＵＴ４０にデータは出力されなくなる。 (18)このように、ＤＳＳモジュール３０は、ステートメ
モリ２５のステータス信号Ｓによってテストレート毎に
ＤＦＣモジュール２０と関係をもって制御され、Ｄ型フ
リップフロップ３４からデジタル信号をＤＵＴ４０に出
力する。図３は、図２で説明した動作を行う場合のパタ
ーンメモリ３３の内容を示した図である。従来のＬＳＩ
テスタでは、テストレート毎にデータが必要で、図４に
示すようなアドレスの順番にデジタルデータをパターン
メモリに書き込む必要がある。
【００２３】
【発明の効果】以上詳細に説明したように本発明のＬＳ
Ｉテスタは、コード信号で同期の取られたＤＳＳモジュ
ールをステータス信号によってテストレート毎に制御す
るようにしたため、パターンメモリの消費の低減を図る
ことができ、記憶容量の小さなメモリで各種の検査波形
を任意に得ることができる。
Ｉテスタは、コード信号で同期の取られたＤＳＳモジュ
ールをステータス信号によってテストレート毎に制御す
るようにしたため、パターンメモリの消費の低減を図る
ことができ、記憶容量の小さなメモリで各種の検査波形
を任意に得ることができる。
【図１】本発明の一実施例を示すＬＳＩテスタの構成ブ
ロック図である。
ロック図である。
【図２】本発明のＬＳＩテスタの動作を説明するタイム
チャートである。
チャートである。
【図３】図２で説明した動作を行う場合のパターンメモ
リの内容を示した図である。
リの内容を示した図である。
【図４】従来のＬＳＩテスタのパターンメモリの内容を
示した図である。
示した図である。
２０ ＤＦＣモジュール ２４ コードメモリ ２５ ステートメモリ ３２1、３４1 ＡＮＤゲート
Claims (1)
- 【請求項１】 被測定対象物に出力するアナログ信号と
デジタル信号の発生をモジュール毎に行い、被測定対象
物から入力するアナログ信号とデジタル信号の解析をモ
ジュール毎に行うミックスドシグナルユニットを備える
と共に、被測定対象物との間でデジタルパターン信号を
授受するデジタルファンックションモジュールとを備
え、アナログ回路とデジタル回路が混在する被測定対象
物を検査するＬＳＩテスタにおいて、 前記デジタルファンクションモジュールのアドレス発生
シーケンサの出力するアドレスに基づき、前記ミックス
ドシグナルユニットの信号発生側と同期を取るコード信
号を前記ミックスドシグナルユニットのシーケンス発生
回路に出力するコードメモリと、 前記コード信号に基づいて前記シーケンス発生回路がア
ドレスカウンタに出力したアドレスのカウント制御を行
うと共に、このアドレスカウンタの指定するアドレスに
基づいてパターンメモリが出力するデータの制御を行う
ステータス信号を出力するステートメモリと、 を設け、前記コード信号によって各モジュール間の同期
を取ると共に、前記ステータス信号によって前記デジタ
ルファンクションモジュールと前記ミックスドシグナル
ユニットをテストレート毎に関係づけて制御することを
特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157976A JP3057538B2 (ja) | 1992-06-17 | 1992-06-17 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157976A JP3057538B2 (ja) | 1992-06-17 | 1992-06-17 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH063416A true JPH063416A (ja) | 1994-01-11 |
| JP3057538B2 JP3057538B2 (ja) | 2000-06-26 |
Family
ID=15661539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4157976A Expired - Fee Related JP3057538B2 (ja) | 1992-06-17 | 1992-06-17 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057538B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08510037A (ja) * | 1994-03-04 | 1996-10-22 | ヴァレオ | 特に自動車用の流体力学的結合装置 |
| JP2002243809A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP2004056131A (ja) * | 2003-07-03 | 2004-02-19 | Miyazaki Oki Electric Co Ltd | レジスト塗布装置 |
| JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
-
1992
- 1992-06-17 JP JP4157976A patent/JP3057538B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08510037A (ja) * | 1994-03-04 | 1996-10-22 | ヴァレオ | 特に自動車用の流体力学的結合装置 |
| JP2002243809A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP2004056131A (ja) * | 2003-07-03 | 2004-02-19 | Miyazaki Oki Electric Co Ltd | レジスト塗布装置 |
| JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3057538B2 (ja) | 2000-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |