JP2002243809A - アナログ・デジタル混成ｉｃ用テストシステム - Google Patents
アナログ・デジタル混成ｉｃ用テストシステムInfo
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- JP2002243809A JP2002243809A JP2001033960A JP2001033960A JP2002243809A JP 2002243809 A JP2002243809 A JP 2002243809A JP 2001033960 A JP2001033960 A JP 2001033960A JP 2001033960 A JP2001033960 A JP 2001033960A JP 2002243809 A JP2002243809 A JP 2002243809A
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Abstract
(57)【要約】
【課題】アナログテスト系の動作に同期してロジックテ
スト系を起動停止制御することを可能としてアナログ・
デジタル混成ＩＣ用テストシステムを構築する。 【解決手段】ロジックテスト系とアナログテスト系とを
装備し、アナログテスト系には自己を制御するアナログ
テスト用プログラムが搭載され、このアナログテスト用
の制御プログラムにロジックテスト系を同期させて起動
／停止制御する同期化用スタート／ストップ指令を記述
し、アナログテスト用の制御プログラムからロジックテ
スト系を起動／停止制御する構成としたアナログ・デジ
タル混成ＩＣ用テストシステム。
スト系を起動停止制御することを可能としてアナログ・
デジタル混成ＩＣ用テストシステムを構築する。 【解決手段】ロジックテスト系とアナログテスト系とを
装備し、アナログテスト系には自己を制御するアナログ
テスト用プログラムが搭載され、このアナログテスト用
の制御プログラムにロジックテスト系を同期させて起動
／停止制御する同期化用スタート／ストップ指令を記述
し、アナログテスト用の制御プログラムからロジックテ
スト系を起動／停止制御する構成としたアナログ・デジ
タル混成ＩＣ用テストシステム。
Description
【０００１】
【発明の属する技術分野】この発明はアナログ回路とデ
ジタル回路（ロジック回路）とを搭載したアナログ・デ
ジタル混成ＩＣを試験するアナログ・デジタル混成ＩＣ
用テストシステムに関する。
ジタル回路（ロジック回路）とを搭載したアナログ・デ
ジタル混成ＩＣを試験するアナログ・デジタル混成ＩＣ
用テストシステムに関する。
【０００２】
【従来の技術】図２に従来から用いられているアナログ
・デジタル混成ＩＣ用テストシステムの概略の構成を示
す。アナログ・デジタル混成ＩＣ用テストシステムはロ
ジックテスト系（デジタルテスト系）１００と、アナロ
グテスト系２００とを装備し、これら各テスト系１００
と２００は主制御器３００の制御下に置かれ、被試験デ
バイスＤＵＴのデジタル回路とアナログ回路の動作の試
験を行う。ＰＢは被試験デバイスＤＵＴを電気的、機械
的に支持するパフォーマンスボードを示す。
・デジタル混成ＩＣ用テストシステムの概略の構成を示
す。アナログ・デジタル混成ＩＣ用テストシステムはロ
ジックテスト系（デジタルテスト系）１００と、アナロ
グテスト系２００とを装備し、これら各テスト系１００
と２００は主制御器３００の制御下に置かれ、被試験デ
バイスＤＵＴのデジタル回路とアナログ回路の動作の試
験を行う。ＰＢは被試験デバイスＤＵＴを電気的、機械
的に支持するパフォーマンスボードを示す。
【０００３】ロジックテスト系１００はパターン発生器
１０１と、波形フォーマッタ１０２と、ドライバ１０３
と、アナログ比較器１０４と、論理比較器１０５と、不
良解析メモリ１０６等により構成される。パターン発生
器１０１は被試験デバイスＤＵＴに印加するデジタルの
印加パターンデータを生成する。波形フォーマッタ１０
２はパターン発生器１０１が発生したパターンデータを
実波形を持つパターン信号に変換し、そのパターン信号
をドライバ１０３を通じて被試験デバイスＤＵＴのデジ
タル入力端子に印加する。
１０１と、波形フォーマッタ１０２と、ドライバ１０３
と、アナログ比較器１０４と、論理比較器１０５と、不
良解析メモリ１０６等により構成される。パターン発生
器１０１は被試験デバイスＤＵＴに印加するデジタルの
印加パターンデータを生成する。波形フォーマッタ１０
２はパターン発生器１０１が発生したパターンデータを
実波形を持つパターン信号に変換し、そのパターン信号
をドライバ１０３を通じて被試験デバイスＤＵＴのデジ
タル入力端子に印加する。
【０００４】被試験デバイスＤＵＴのデジタル出力端子
（一般的には入力端子兼出力端子とされる）に出力され
た応答信号はアナログ比較器１０４で正規のＬ論理電圧
及び正規のＨ論理電圧を持つ論理信号であるか否かを判
定し、これらの比較結果が良であれば論理比較器１０５
でパターン発生器１０１が出力する期待値と比較し、不
一致が検出された場合は動作不良と判定する。尚、不良
解析メモリ１０６は論理比較器１０５で不一致が検出さ
れた場合にパターン発生器１０１が出力しているパター
ンデータを記憶するメモリを示す。この不良解析メモリ
１０６に記憶したパターンデータを試験終了後に読み出
すことにより被試験デバイスＤＵＴのデジタル回路の不
良個所を解析する。
（一般的には入力端子兼出力端子とされる）に出力され
た応答信号はアナログ比較器１０４で正規のＬ論理電圧
及び正規のＨ論理電圧を持つ論理信号であるか否かを判
定し、これらの比較結果が良であれば論理比較器１０５
でパターン発生器１０１が出力する期待値と比較し、不
一致が検出された場合は動作不良と判定する。尚、不良
解析メモリ１０６は論理比較器１０５で不一致が検出さ
れた場合にパターン発生器１０１が出力しているパター
ンデータを記憶するメモリを示す。この不良解析メモリ
１０６に記憶したパターンデータを試験終了後に読み出
すことにより被試験デバイスＤＵＴのデジタル回路の不
良個所を解析する。
【０００５】アナログテスト系２００は、イベントシー
ケンサ２０１と、デジタル−アナログ変換器で構成され
るアナログ波形発生器２０２と、デジタイザ２０３とを
具備して構成される。アナログ波形発生器２０２とデジ
タイザ２０３は被試験デバイスＤＵＴのアナログ信号入
力ピンの数とアナログ信号出力ピンの数に対応して設け
られ、アナログ信号入力ピンにアナログ波形発生器２０
２が接続されてこのアナログ信号入力ピンにアナログ信
号を入力する。また、アナログ信号出力ピンにはデジタ
イザ２０３が接続され、被試験デバイスＤＵＴが出力す
るアナログ信号をデジタイザ２０３で受け取ってＡＤ変
換し、そのＡＤ変換したデジタルの波形データをメモリ
等に取り込み、この波形データを期待値と比較してアナ
ログ回路の良否の判定を行う。
ケンサ２０１と、デジタル−アナログ変換器で構成され
るアナログ波形発生器２０２と、デジタイザ２０３とを
具備して構成される。アナログ波形発生器２０２とデジ
タイザ２０３は被試験デバイスＤＵＴのアナログ信号入
力ピンの数とアナログ信号出力ピンの数に対応して設け
られ、アナログ信号入力ピンにアナログ波形発生器２０
２が接続されてこのアナログ信号入力ピンにアナログ信
号を入力する。また、アナログ信号出力ピンにはデジタ
イザ２０３が接続され、被試験デバイスＤＵＴが出力す
るアナログ信号をデジタイザ２０３で受け取ってＡＤ変
換し、そのＡＤ変換したデジタルの波形データをメモリ
等に取り込み、この波形データを期待値と比較してアナ
ログ回路の良否の判定を行う。
【０００６】主制御器３００はコンピュータシステムに
よって構成され、このコンピュータシステムにメインプ
ログラム３０１が搭載されている。このメインプログラ
ム３０１にロジックテスト系１００のスタート／ストッ
プ指令３０２と、アナログテスト系２００のスタート／
ストップ指令３０３とが記述され、それぞれがこのメイ
ンプログラム３０１に記述されたスタート／ストップ指
令３０２及び３０３に従って起動／停止制御が行われ
る。起動状態ではロジックテスト系１００のパターン発
生器１０１はメインプログラム３０１に記述されたパタ
ーン発生プログラム３０４に従ってテストパターンの発
生を続ける。
よって構成され、このコンピュータシステムにメインプ
ログラム３０１が搭載されている。このメインプログラ
ム３０１にロジックテスト系１００のスタート／ストッ
プ指令３０２と、アナログテスト系２００のスタート／
ストップ指令３０３とが記述され、それぞれがこのメイ
ンプログラム３０１に記述されたスタート／ストップ指
令３０２及び３０３に従って起動／停止制御が行われ
る。起動状態ではロジックテスト系１００のパターン発
生器１０１はメインプログラム３０１に記述されたパタ
ーン発生プログラム３０４に従ってテストパターンの発
生を続ける。
【０００７】また、アナログテスト系２００ではイベン
トシーケンサ２０１の内部に設けた制御プログラム２０
４に主制御器３００からスタート／ストップ指令が入力
されることにより起動／停止制御が行われる。起動中は
制御プログラム２０４の記述に従ってアナログテストが
実行される。
トシーケンサ２０１の内部に設けた制御プログラム２０
４に主制御器３００からスタート／ストップ指令が入力
されることにより起動／停止制御が行われる。起動中は
制御プログラム２０４の記述に従ってアナログテストが
実行される。
【０００８】
【発明が解決しようとする課題】上述したようにロジッ
クテスト系１００とアナログテスト系２００は共にメイ
ンプログラム３０１に記述されたスタート／ストップ指
令３０２と３０３に従って起動／停止制御されているか
ら、例えばアナログテストとロジックテストを同時に起
動させたり、或いはアナログテストの途中のあるタイミ
ングに同期させてロジックテストを開始させたりするに
は、メインプログラム３０１に記述しているアナログテ
スト系のスタート／ストップ指令３０３及びロジックテ
スト系のスタート／ストップ指令３０２の記述位置を修
正する（デバック）する必要がある。この修正のための
手間が多く掛かることと、メインプログラム３０１に記
述しているアナログテスト系とロジックテスト系のスタ
ート／ストップ指令３０２及び３０３によってはアナロ
グテスト系とロジックテスト系のスタート及びストップ
のタイミングを精度よく合わせることが難しいため、ロ
ジックテストとアナログテストのタイミングが正確に揃
わないためテスト結果の信頼性が低い不都合がある。
クテスト系１００とアナログテスト系２００は共にメイ
ンプログラム３０１に記述されたスタート／ストップ指
令３０２と３０３に従って起動／停止制御されているか
ら、例えばアナログテストとロジックテストを同時に起
動させたり、或いはアナログテストの途中のあるタイミ
ングに同期させてロジックテストを開始させたりするに
は、メインプログラム３０１に記述しているアナログテ
スト系のスタート／ストップ指令３０３及びロジックテ
スト系のスタート／ストップ指令３０２の記述位置を修
正する（デバック）する必要がある。この修正のための
手間が多く掛かることと、メインプログラム３０１に記
述しているアナログテスト系とロジックテスト系のスタ
ート／ストップ指令３０２及び３０３によってはアナロ
グテスト系とロジックテスト系のスタート及びストップ
のタイミングを精度よく合わせることが難しいため、ロ
ジックテストとアナログテストのタイミングが正確に揃
わないためテスト結果の信頼性が低い不都合がある。
【０００９】この発明の目的はアナログテスト系とロジ
ックテスト系の起動停止の制御を簡単な走査で変更が可
能であり、また、ロジックテスト系とアナログテスト系
の同期のタイミングを精度よく合わせることができるア
ナログ・デジタル混成ＩＣ用テストシステムを提供しよ
うとするものである。
ックテスト系の起動停止の制御を簡単な走査で変更が可
能であり、また、ロジックテスト系とアナログテスト系
の同期のタイミングを精度よく合わせることができるア
ナログ・デジタル混成ＩＣ用テストシステムを提供しよ
うとするものである。
【００１０】
【課題を解決するための手段】この発明の請求項１で
は、ロジックテスト系とアナログテスト系とを装備し、
アナログテスト系には自己の動作を制御するアナログテ
スト用プログラムが搭載され、このアナログテスト用の
制御プログラムにロジックテスト系を同期させて起動／
停止制御する同期化用スタート／ストップ指令を記述
し、アナログテスト用の制御プログラムからロジックテ
スト系を起動／停止制御する構成としたアナログ・デジ
タル混成ＩＣ用テストシステムを提案する。
は、ロジックテスト系とアナログテスト系とを装備し、
アナログテスト系には自己の動作を制御するアナログテ
スト用プログラムが搭載され、このアナログテスト用の
制御プログラムにロジックテスト系を同期させて起動／
停止制御する同期化用スタート／ストップ指令を記述
し、アナログテスト用の制御プログラムからロジックテ
スト系を起動／停止制御する構成としたアナログ・デジ
タル混成ＩＣ用テストシステムを提案する。
【００１１】
【作用】この発明によるアナログ・デジタル混成ＩＣ用
テストシステムによればアナログテスト系に搭載したア
ナログテスト系のための制御プログラムにロジックテス
ト系の同期化用スタート／ストップ指令を記述してロジ
ックテスト系の起動と停止の制御を行わせる構成とした
から、アナログテスト系の動作状況と対応させてロジッ
クテスト系のスタート／ストップ指令を発生させること
ができる。この結果、ロジックテスト系とアナログテス
ト系の起動及び停止動作を同期させることは容易とな
り、テストの信頼性を高めることができる。また、アナ
ログテスト系に設けた制御プログラムだけでロジックテ
スト系の起動と停止制御及びアナログテスト系の起動停
止制御を管理することができるからプログラムの管理が
一元化され、プログラムの管理を簡易化することができ
る利点も得られる。
テストシステムによればアナログテスト系に搭載したア
ナログテスト系のための制御プログラムにロジックテス
ト系の同期化用スタート／ストップ指令を記述してロジ
ックテスト系の起動と停止の制御を行わせる構成とした
から、アナログテスト系の動作状況と対応させてロジッ
クテスト系のスタート／ストップ指令を発生させること
ができる。この結果、ロジックテスト系とアナログテス
ト系の起動及び停止動作を同期させることは容易とな
り、テストの信頼性を高めることができる。また、アナ
ログテスト系に設けた制御プログラムだけでロジックテ
スト系の起動と停止制御及びアナログテスト系の起動停
止制御を管理することができるからプログラムの管理が
一元化され、プログラムの管理を簡易化することができ
る利点も得られる。
【００１２】
【発明の実施の形態】図１にこの発明によるアナログ・
デジタル混成ＩＣ用テストシステムの一実施例を示す。
図２と対応する部分には同一符号を付して示す。この発
明ではアナログテスト系２００を構成するイベントシー
ケンサ２０１に搭載している制御プログラム２０４の一
部にアナログテスト系２００の動作と同期化してロジッ
クテスト系１００を起動させ停止させる同期化用スター
ト／ストップ指令５０１を記述した点を特徴とするもの
である。
デジタル混成ＩＣ用テストシステムの一実施例を示す。
図２と対応する部分には同一符号を付して示す。この発
明ではアナログテスト系２００を構成するイベントシー
ケンサ２０１に搭載している制御プログラム２０４の一
部にアナログテスト系２００の動作と同期化してロジッ
クテスト系１００を起動させ停止させる同期化用スター
ト／ストップ指令５０１を記述した点を特徴とするもの
である。
【００１３】この同期化用スタート／ストップ指令５０
１はアナログテスト系２００を動作させているプログラ
ムに併記するから、例えばアナログテスト系２００の動
作タイミングに精度よく同期して実行させることができ
る。例えばアナログテスト系２００のアナログ波形の発
生開始のタイミングに精度よく同期してロジックテスト
系１００にスタート指令を送り込むことができる。従っ
て、アナログテストとロジックテストのタイミングを正
確に合わせることができるから、試験の信頼性を高める
ことができる。また、プログラムを制御プログラム２０
４に一元化することができるから、プログラムの管理を
簡素化することができる利点が得られる。
１はアナログテスト系２００を動作させているプログラ
ムに併記するから、例えばアナログテスト系２００の動
作タイミングに精度よく同期して実行させることができ
る。例えばアナログテスト系２００のアナログ波形の発
生開始のタイミングに精度よく同期してロジックテスト
系１００にスタート指令を送り込むことができる。従っ
て、アナログテストとロジックテストのタイミングを正
確に合わせることができるから、試験の信頼性を高める
ことができる。また、プログラムを制御プログラム２０
４に一元化することができるから、プログラムの管理を
簡素化することができる利点が得られる。
【００１４】
【発明の効果】この発明によれば、イベントシーケンサ
２０１に搭載した制御プログラム２０４にロジックテス
ト系を同期して起動／停止制御する同期化用スタート／
ストップ指令５０１を記述したから、この同期化用スタ
ート／ストップ指令５０１の記述はアナログテスト系の
制御プログラムに併記される。この結果アナログテスト
系２００の動作と精度よく同期して読み出され、ロジッ
クテスト系１００に送り込まれるから、ロジックテスト
系１００をアナログテスト系２００での、例えばアナロ
グ波形の発生開始に同期してロジックテスト系１００を
起動させる等のタイミングを精度よく同期させることが
でき、信頼性の高いロジックテストとアナログテストの
テスト結果を得ることができる利点が得られる。
２０１に搭載した制御プログラム２０４にロジックテス
ト系を同期して起動／停止制御する同期化用スタート／
ストップ指令５０１を記述したから、この同期化用スタ
ート／ストップ指令５０１の記述はアナログテスト系の
制御プログラムに併記される。この結果アナログテスト
系２００の動作と精度よく同期して読み出され、ロジッ
クテスト系１００に送り込まれるから、ロジックテスト
系１００をアナログテスト系２００での、例えばアナロ
グ波形の発生開始に同期してロジックテスト系１００を
起動させる等のタイミングを精度よく同期させることが
でき、信頼性の高いロジックテストとアナログテストの
テスト結果を得ることができる利点が得られる。
【００１５】また、制御プログラム２０４に一元化して
ロジックテスト系１００とアナログテスト系２００を動
作させるから、プログラムの管理が容易になる利点も得
られる。
ロジックテスト系１００とアナログテスト系２００を動
作させるから、プログラムの管理が容易になる利点も得
られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】従来の技術を説明するためのブロック図。
１００ ロジックテスト系 １０１ パターン発生器 １０２ 波形フォーマッタ １０３ ドライバ １０４ アナログ比較器 １０５ 論理比較器 １０６ 不良解析メモリ ２００ アナログテスト系 ２０１ イベントシーケンサ ２０２ アナログ波形発生器 ２０３ デジタイザ ２０４ 制御プログラム ３００ 主制御器 ３０１ メインプログラム ３０２ ロジックテスト系のスタート／ストップ
指令 ３０３ アナログテスト系のスタート／ストップ
指令 ３０４ パターン発生プログラム ５０１ 同期化用スタート／ストップ指令
指令 ３０３ アナログテスト系のスタート／ストップ
指令 ３０４ パターン発生プログラム ５０１ 同期化用スタート／ストップ指令
Claims (1)
- 【請求項１】ロジックテスト系とアナログテスト系とを
装備し、上記アナログテスト系には自己の動作を制御す
るアナログテスト用プログラムが搭載され、このアナロ
グテスト用の制御プログラムに上記ロジックテスト系を
同期させて起動／停止制御する同期化用スタート／スト
ップ指令を記述し、アナログテスト用の制御プログラム
からロジックテスト系を起動／停止制御する構成とした
ことを特徴とするアナログ・デジタル混成ＩＣ用テスト
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033960A JP4999232B2 (ja) | 2001-02-09 | 2001-02-09 | アナログ・デジタル混成ｉｃ用テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033960A JP4999232B2 (ja) | 2001-02-09 | 2001-02-09 | アナログ・デジタル混成ｉｃ用テストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002243809A true JP2002243809A (ja) | 2002-08-28 |
| JP4999232B2 JP4999232B2 (ja) | 2012-08-15 |
Family
ID=18897640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001033960A Expired - Fee Related JP4999232B2 (ja) | 2001-02-09 | 2001-02-09 | アナログ・デジタル混成ｉｃ用テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4999232B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548199B1 (ko) * | 2004-07-15 | 2006-02-02 | 삼성전자주식회사 | 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치 |
| JP2009080068A (ja) * | 2007-09-27 | 2009-04-16 | Murata Mfg Co Ltd | センサ試験用装置 |
Citations (12)
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| JPS62105063A (ja) * | 1985-10-31 | 1987-05-15 | Advantest Corp | パタ−ン発生器 |
| JPH01141381A (ja) * | 1987-11-27 | 1989-06-02 | Advantest Corp | Ｉｃ試験装置 |
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| JPH0371099U (ja) * | 1989-11-17 | 1991-07-17 | ||
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-
2001
- 2001-02-09 JP JP2001033960A patent/JP4999232B2/ja not_active Expired - Fee Related
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| KR100548199B1 (ko) * | 2004-07-15 | 2006-02-02 | 삼성전자주식회사 | 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치 |
| JP2009080068A (ja) * | 2007-09-27 | 2009-04-16 | Murata Mfg Co Ltd | センサ試験用装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4999232B2 (ja) | 2012-08-15 |
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080122 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100906 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120515 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |