JPH04109183A - 遅延試験方式 - Google Patents
遅延試験方式Info
- Publication number
- JPH04109183A JPH04109183A JP2225180A JP22518090A JPH04109183A JP H04109183 A JPH04109183 A JP H04109183A JP 2225180 A JP2225180 A JP 2225180A JP 22518090 A JP22518090 A JP 22518090A JP H04109183 A JPH04109183 A JP H04109183A
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- flip
- flop
- clock
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- 238000010998 test method Methods 0.000 title claims description 3
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
論理ユニットの出力段に設けられたフリップフロップと
この出力を受けるフリップフロップと間の遅延を試験す
る方式に関し、 無駄な試験時間を要せずに、論理ユニットの出力段を構
成するフリップフロップと後続する入力段フリップフロ
ップとの間の遅延を試験し得るようにすることを目的と
し、 論理ユニットの出力段として設けられたフリップフロッ
プにゲートを含む帰還手段を設け、遅延試験時にはこの
ゲートを導通させることによってクロックに対応する周
期を有する２値出力を次段のフリップフロップに出力さ
せ、上記クロックと次段のフリップフロップの出力の時
間差によって遅延を試験するように構成した。
この出力を受けるフリップフロップと間の遅延を試験す
る方式に関し、 無駄な試験時間を要せずに、論理ユニットの出力段を構
成するフリップフロップと後続する入力段フリップフロ
ップとの間の遅延を試験し得るようにすることを目的と
し、 論理ユニットの出力段として設けられたフリップフロッ
プにゲートを含む帰還手段を設け、遅延試験時にはこの
ゲートを導通させることによってクロックに対応する周
期を有する２値出力を次段のフリップフロップに出力さ
せ、上記クロックと次段のフリップフロップの出力の時
間差によって遅延を試験するように構成した。
論理ユニットの出力段に設けられたフリップフロップと
この出力を受けるフリップフロップと間の遅延を試験す
る方式に関する。
この出力を受けるフリップフロップと間の遅延を試験す
る方式に関する。
第４図は従来の試験方式を説明するためのもので、被試
験対象であるターゲットフリフブフロンブＦ０を試験す
るためには、２段前のフリップフロソプＦ、〜Ｆ’＋ｚ
に上記ターゲットフリップフロップＦ０が予定の状態と
なるような試験データをそれぞれセントし、１つ目のク
ロックでこれらフリップフロップに格納されているデー
タを論理演算部Ｌ Ｉ １ ””’ Ｌ Ｉ ｔに転送
して論理演算を行って１段前のフリップフロップＦ Ｚ
ｌ＋ Ｆ ２！に格納する。
験対象であるターゲットフリフブフロンブＦ０を試験す
るためには、２段前のフリップフロソプＦ、〜Ｆ’＋ｚ
に上記ターゲットフリップフロップＦ０が予定の状態と
なるような試験データをそれぞれセントし、１つ目のク
ロックでこれらフリップフロップに格納されているデー
タを論理演算部Ｌ Ｉ １ ””’ Ｌ Ｉ ｔに転送
して論理演算を行って１段前のフリップフロップＦ Ｚ
ｌ＋ Ｆ ２！に格納する。
そして次の２つ目のクロックによって続く論理演算部Ｌ
２にこれらフリップフロップＦ ！ｌ＋ Ｆ Ｚ２に
転送して論理演算を行い、得られた結果を上記ターゲッ
トフリップフロップＦ、に格納するようにしており、し
たがってターゲット・フリップフロップを予定の状態に
セットするためには２つのクロック期間を要することに
なる。
２にこれらフリップフロップＦ ！ｌ＋ Ｆ Ｚ２に
転送して論理演算を行い、得られた結果を上記ターゲッ
トフリップフロップＦ、に格納するようにしており、し
たがってターゲット・フリップフロップを予定の状態に
セットするためには２つのクロック期間を要することに
なる。
したがって、あるフリップフロップ、例えば上記のター
ゲット・フリップフロップブ、のデータが次段のフリッ
プフロップに転送されるまでの遅延時間を測定するため
には、このターゲット・フリップフロップが予定の状態
になるまでの上側では２クロック期間の無駄な時間を要
していた。
ゲット・フリップフロップブ、のデータが次段のフリッ
プフロップに転送されるまでの遅延時間を測定するため
には、このターゲット・フリップフロップが予定の状態
になるまでの上側では２クロック期間の無駄な時間を要
していた。
本発明は上記のような無駄な試験時間を要せずに、論理
ユニットの出力段を構成するフリップフロップと後続す
る入力段フリップフロップとの間の遅延を試験し得るよ
うにすることを目的とする。
ユニットの出力段を構成するフリップフロップと後続す
る入力段フリップフロップとの間の遅延を試験し得るよ
うにすることを目的とする。
論理ユニットの出力段のフリップフロップにゲートを含
む帰還手段を設け、遅延試験時にはこのゲートを導通さ
せることによってクロックに対応する周期を有する２値
出力を次段のフリップフロップに出力させ、上記クロ、
りと次段のフリップフロップの出力の時間差によって遅
延を試験するようにした。
む帰還手段を設け、遅延試験時にはこのゲートを導通さ
せることによってクロックに対応する周期を有する２値
出力を次段のフリップフロップに出力させ、上記クロ、
りと次段のフリップフロップの出力の時間差によって遅
延を試験するようにした。
第１図は本発明の原理を示すブロック図であって、論理
ユニットし、の出力段のフリップフロップＦｏの出力Ｑ
′とこのフリップフロップの入力端子りとの間をアンド
回路Ｇｔとして示したようなゲートを介して接続する。
ユニットし、の出力段のフリップフロップＦｏの出力Ｑ
′とこのフリップフロップの入力端子りとの間をアンド
回路Ｇｔとして示したようなゲートを介して接続する。
第２図の波形図を参照しながら説明すると、同図（ａｌ
、 （ｂ）に示すように、時刻１．でのクロックによっ
てこのフリップフロップＦｏが若干の遅れをもってセッ
ト状態になると、このフリップフロップのＱ′比出力“
θ″となる。
、 （ｂ）に示すように、時刻１．でのクロックによっ
てこのフリップフロップＦｏが若干の遅れをもってセッ
ト状態になると、このフリップフロップのＱ′比出力“
θ″となる。
ここで遅延試験を行うためにテストモード信号によって
このゲー）Ｇｔが導通していると仮定すると、このフリ
ップフロップＦＯのＱ′比出力０”はこのゲートＣｔお
よびオア回路ＯＲを介してこのフリップフロップＦｏの
セント入力端子りに帰還され、次の時刻１ｔのクロック
によってこのフリップフロップは反転してリセット状態
になって上記Ｑ′比出力“１”になり、以降これを繰返
えして、このＱ′比出力らは（ｂ１図に示したようなり
ロックごとに反転する２値出力が得られる。
このゲー）Ｇｔが導通していると仮定すると、このフリ
ップフロップＦＯのＱ′比出力０”はこのゲートＣｔお
よびオア回路ＯＲを介してこのフリップフロップＦｏの
セント入力端子りに帰還され、次の時刻１ｔのクロック
によってこのフリップフロップは反転してリセット状態
になって上記Ｑ′比出力“１”になり、以降これを繰返
えして、このＱ′比出力らは（ｂ１図に示したようなり
ロックごとに反転する２値出力が得られる。
なお、この遅延試験を行っている状態では、インバータ
■によって反転されたテストモード信号によってゲート
Ｇｄが遮断状態にあるため、この論理ユニットＬ１の前
段で演算された演算結果のデータは上記フリップフロッ
プＦＯに供給されない。
■によって反転されたテストモード信号によってゲート
Ｇｄが遮断状態にあるため、この論理ユニットＬ１の前
段で演算された演算結果のデータは上記フリップフロッ
プＦＯに供給されない。
このフリップフロップＦｏの出力は次段の論理ユニット
Ｌｔの入力となるが、正常な遅延の場合は第２図（Ｃ）
に示したように、上記フリップフロップＦＯから１クロ
ック期間内の遅延τ７によって、この次段の論理ユニッ
トＬｘのフリップフロップＦｉとして示した入力段に転
送されるので、このフリップフロップＦｉからは同図１
ｄｌに示したような１クロフタ期間遅れた出力が得られ
る。
Ｌｔの入力となるが、正常な遅延の場合は第２図（Ｃ）
に示したように、上記フリップフロップＦＯから１クロ
ック期間内の遅延τ７によって、この次段の論理ユニッ
トＬｘのフリップフロップＦｉとして示した入力段に転
送されるので、このフリップフロップＦｉからは同図１
ｄｌに示したような１クロフタ期間遅れた出力が得られ
る。
しかしながら、第２図（ｅ）に示すように、遅延がτ４
のように１クロック期間以上遅れるような異常状態の場
合には、同図（ｆ）に示すように２クロック期間の遅れ
た出力が上記次段の入力段のフリップフロップＦｉから
得られることになる。
のように１クロック期間以上遅れるような異常状態の場
合には、同図（ｆ）に示すように２クロック期間の遅れ
た出力が上記次段の入力段のフリップフロップＦｉから
得られることになる。
したがって、フリップフロップＦｏの出力とフリップフ
ロップＦｉの出力との時間差を第１図に示すように、時
間差測定手段Ｔによって測定することによって遅延が正
常であるか否かを試験することができる。
ロップＦｉの出力との時間差を第１図に示すように、時
間差測定手段Ｔによって測定することによって遅延が正
常であるか否かを試験することができる。
第３図は本発明の実施例を示すもので、基板Ｂには、図
では８個として例示した、それぞれ第１図について説明
したと同様な論理ユニットを含む多数のＬＳＩが例えば
ＬＳＩとして構成された試験ユニットＴとともに搭載さ
れており、これらＬＳＩからは前述したような論理ユニ
ットの入力フリップフロップＦｉの状態を示す出力Ｉが
共通の線路を介して試験ユニットＴに送られる。なお、
これらＬＳＩおよび試験ユニットＴには共通のクロック
ＣＬＫが供給されている。
では８個として例示した、それぞれ第１図について説明
したと同様な論理ユニットを含む多数のＬＳＩが例えば
ＬＳＩとして構成された試験ユニットＴとともに搭載さ
れており、これらＬＳＩからは前述したような論理ユニ
ットの入力フリップフロップＦｉの状態を示す出力Ｉが
共通の線路を介して試験ユニットＴに送られる。なお、
これらＬＳＩおよび試験ユニットＴには共通のクロック
ＣＬＫが供給されている。
また、この試験ユニットＴからは、前段からの遅延を測
定すべき入力フリップフロップＦｉを含むＬＳＩに対し
ては“０”レベルのチップセレクト信号Ｃ８′が、残り
の他のＬＳＩに対しては“１”レベルのチップセレクト
信号Ｃ８が送られ、同時に、“１”レベルのテストモー
ド信号ＴＭがすべてのＬＳＩに対して送られる。
定すべき入力フリップフロップＦｉを含むＬＳＩに対し
ては“０”レベルのチップセレクト信号Ｃ８′が、残り
の他のＬＳＩに対しては“１”レベルのチップセレクト
信号Ｃ８が送られ、同時に、“１”レベルのテストモー
ド信号ＴＭがすべてのＬＳＩに対して送られる。
図示したように、上記チップセレクト信号Ｃ８′および
テストモード信号ＴＭの論理積をとるアンド回路が各Ｌ
ＳＩに設けられており、前段からの遅延を測定すべきＬ
ＳＩを除く他のＬＳＩにおいては、チップセレクト信号
Ｃ８′が非選択を示す“ｌ”でテストモード信号ＴＭも
“１”であるため、第１図について説明したように、こ
れらのＬＳＩの出力段のフリップフロップからは第２図
（ｂ）で示したような２値信号が出力される。しかしな
がら、これらＬＳＩは非選択状態にあるため、その入力
フリップフロップＦｉ（第１図）の状態を示す信号■は
出力されない。
テストモード信号ＴＭの論理積をとるアンド回路が各Ｌ
ＳＩに設けられており、前段からの遅延を測定すべきＬ
ＳＩを除く他のＬＳＩにおいては、チップセレクト信号
Ｃ８′が非選択を示す“ｌ”でテストモード信号ＴＭも
“１”であるため、第１図について説明したように、こ
れらのＬＳＩの出力段のフリップフロップからは第２図
（ｂ）で示したような２値信号が出力される。しかしな
がら、これらＬＳＩは非選択状態にあるため、その入力
フリップフロップＦｉ（第１図）の状態を示す信号■は
出力されない。
一方、前段からの遅延を測定すべき入力フリップフロッ
プＦｉを含むＬＳＩには“０”レベルのチップセレクト
信号Ｃ８′が供給されて選択状態にあるため、その人力
フリ・７ブフロソプＦｉの状態を示す信号Ｉが出力され
て試験ユニットＴに送られる。
プＦｉを含むＬＳＩには“０”レベルのチップセレクト
信号Ｃ８′が供給されて選択状態にあるため、その人力
フリ・７ブフロソプＦｉの状態を示す信号Ｉが出力され
て試験ユニットＴに送られる。
この試験ユニットＴではこの入力フリップフロップＦｉ
の状態を示す信号■とクロックＣＬＫとの時間差を測定
し、例えば１クロツタ期間内の遅延であれば正常、２ク
ロック以上の遅れであれば異常と判断することができる
。
の状態を示す信号■とクロックＣＬＫとの時間差を測定
し、例えば１クロツタ期間内の遅延であれば正常、２ク
ロック以上の遅れであれば異常と判断することができる
。
以上述べたように、この実施例においては、例えば同一
基板上に搭載された論理ユニットを含むすべてのＬＳＩ
に対してテストモード信号を送出することによってこれ
らＬＳＩの出力段となるフリップフロップを発振状態と
し、前段からの遅延を測定すべきＬＳＩのみを選択する
ことによってその入力段の状態を示す情報を取出すこと
ができるので、迅速かつ容易に遅延を試験することがで
きる。
基板上に搭載された論理ユニットを含むすべてのＬＳＩ
に対してテストモード信号を送出することによってこれ
らＬＳＩの出力段となるフリップフロップを発振状態と
し、前段からの遅延を測定すべきＬＳＩのみを選択する
ことによってその入力段の状態を示す情報を取出すこと
ができるので、迅速かつ容易に遅延を試験することがで
きる。
第１図は本発明の原理を示すブロック図、第２図は本発
明の詳細な説明するための波形図、第３図は本発明の実
施例を示す図、 第４図は従来例を示すブロック図である。
明の詳細な説明するための波形図、第３図は本発明の実
施例を示す図、 第４図は従来例を示すブロック図である。
Claims (1)
- 論理ユニットの出力段として設けられたフリップフロッ
プにゲートを含む帰還手段を設け、遅延試験時にはこの
ゲートを導通させることによってクロックに対応する周
期を有する２値出力を次段のフリップフロップに出力さ
せ、上記クロックと次段のフリップフロップの出力の時
間差によって遅延を試験するようにしたことを特徴とす
る遅延試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225180A JPH04109183A (ja) | 1990-08-29 | 1990-08-29 | 遅延試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225180A JPH04109183A (ja) | 1990-08-29 | 1990-08-29 | 遅延試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109183A true JPH04109183A (ja) | 1992-04-10 |
Family
ID=16825218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225180A Pending JPH04109183A (ja) | 1990-08-29 | 1990-08-29 | 遅延試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012255A1 (fr) * | 1995-09-29 | 1997-04-03 | Advantest Corporation | Generateur de periodes |
| CN103580654A (zh) * | 2013-10-18 | 2014-02-12 | 中国核动力研究设计院 | 反应堆周期信号发生器及其实现方法和使用方法 |
-
1990
- 1990-08-29 JP JP2225180A patent/JPH04109183A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012255A1 (fr) * | 1995-09-29 | 1997-04-03 | Advantest Corporation | Generateur de periodes |
| US5734662A (en) * | 1995-09-29 | 1998-03-31 | Advantest Corporation | Period generating device |
| CN103580654A (zh) * | 2013-10-18 | 2014-02-12 | 中国核动力研究设计院 | 反应堆周期信号发生器及其实现方法和使用方法 |
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