JPH04344400A - ゲートアレイのｒａｍブロックテスト回路 - Google Patents
ゲートアレイのｒａｍブロックテスト回路Info
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- JPH04344400A JPH04344400A JP3146911A JP14691191A JPH04344400A JP H04344400 A JPH04344400 A JP H04344400A JP 3146911 A JP3146911 A JP 3146911A JP 14691191 A JP14691191 A JP 14691191A JP H04344400 A JPH04344400 A JP H04344400A
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- 238000012360 testing method Methods 0.000 title claims abstract description 94
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 101100370021 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TOF2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100314162 Candida albicans (strain SC5314 / ATCC MYA-2876) YBL053 gene Proteins 0.000 description 1
- 101100371160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TSL1 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 101150044955 tof1 gene Proteins 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイのＲＡＭブ
ロックテスト回路に利用され、特に、ＡＣ特性のテスト
を行う回路に関する。
ロックテスト回路に利用され、特に、ＡＣ特性のテスト
を行う回路に関する。
【０００２】
【従来の技術】従来のゲートアレイのＲＡＭブロックテ
スト回路では、図５に示すように、図外のゲートアレイ
部からのアドレス信号Ａ０〜Ａｎ、チップセレクト信号
ＣＳ、ライト信号ＷＥならびにデータ入力信号Ｉ０〜Ｉ
ｍに相当する、テストアドレス信号ＴＡ０〜ＴＡｎ、テ
ストチップセレクト信号ＴＣＳ、テストライト信号ＴＷ
Ｅ、ならびにテストデータ入力信号ＴＩ０〜ＴＩｎと、
それらの信号をスキューなしにＲＡＭブロック１に入力
するための複数のフリップフロップ（Ｆ）２と、一連の
テストクロック信号ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷおよ
びＴＣＫＩと、ゲートアレイ部からの信号とテスト信号
とを切り替える複数の入力セレクタ（Ｓ）３と、セレク
ト信号ＴＳＴとをＲＡＭブロック１の入力側に備えてい
る。
スト回路では、図５に示すように、図外のゲートアレイ
部からのアドレス信号Ａ０〜Ａｎ、チップセレクト信号
ＣＳ、ライト信号ＷＥならびにデータ入力信号Ｉ０〜Ｉ
ｍに相当する、テストアドレス信号ＴＡ０〜ＴＡｎ、テ
ストチップセレクト信号ＴＣＳ、テストライト信号ＴＷ
Ｅ、ならびにテストデータ入力信号ＴＩ０〜ＴＩｎと、
それらの信号をスキューなしにＲＡＭブロック１に入力
するための複数のフリップフロップ（Ｆ）２と、一連の
テストクロック信号ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷおよ
びＴＣＫＩと、ゲートアレイ部からの信号とテスト信号
とを切り替える複数の入力セレクタ（Ｓ）３と、セレク
ト信号ＴＳＴとをＲＡＭブロック１の入力側に備えてい
る。
【０００３】また、ＲＡＭブロック１の出力側には、ゲ
ートアレイ部への出力信号Ｏ０〜Ｏｍと、ＲＡＭブロッ
ク１の各入力信号のうちから任意の信号を選択する出力
セレクタ（Ｓ）４と、セレクト信号ＴＳＬと、テスト出
力信号ＴＯと、フリップフロップ（Ｆ）５と、テスト出
力クロック信号ＴＣＫＯとを備えている。
ートアレイ部への出力信号Ｏ０〜Ｏｍと、ＲＡＭブロッ
ク１の各入力信号のうちから任意の信号を選択する出力
セレクタ（Ｓ）４と、セレクト信号ＴＳＬと、テスト出
力信号ＴＯと、フリップフロップ（Ｆ）５と、テスト出
力クロック信号ＴＣＫＯとを備えている。
【０００４】ただ、テスト入出力配線が固定配線で配置
でき、入力スキューや入出力信号の立上がりおよび立下
がり等のなまりが問題にならなければ、フリップフロッ
プやクロック信号は必要ではなく設置しない場合もある
。
でき、入力スキューや入出力信号の立上がりおよび立下
がり等のなまりが問題にならなければ、フリップフロッ
プやクロック信号は必要ではなく設置しない場合もある
。
【０００５】
【発明が解決しようとする課題】この従来のゲートアレ
イのＲＡＭブロックテスト回路では、例えば、アドレス
アクセス時間ｔＡＡの測定を行うには、まずＲＡＭブロ
ック１の入力信号がゲートアレイ部からの信号に替えて
テスト入力信号になるように入力セレクタ３を切り替え
てテストモードとし、出力セレクタ４を測定しようとす
る出力信号（例えばＯ０）に切り替える。そして、テス
トアドレス信号ＴＡ０〜ＴＡｎとテストアドレスクロッ
ク信号ＴＣＫＡを入力し、テスト出力クロック信号ＴＣ
ＫＯのタイミングをずらしていき、所望のテスト出力信
号ＴＯが出力されるテスト出力クロック信号ＴＣＫＯと
テストアドレスクロック信号ＴＣＫＡのタイミング差ｔ
Ｏ を測定する。
イのＲＡＭブロックテスト回路では、例えば、アドレス
アクセス時間ｔＡＡの測定を行うには、まずＲＡＭブロ
ック１の入力信号がゲートアレイ部からの信号に替えて
テスト入力信号になるように入力セレクタ３を切り替え
てテストモードとし、出力セレクタ４を測定しようとす
る出力信号（例えばＯ０）に切り替える。そして、テス
トアドレス信号ＴＡ０〜ＴＡｎとテストアドレスクロッ
ク信号ＴＣＫＡを入力し、テスト出力クロック信号ＴＣ
ＫＯのタイミングをずらしていき、所望のテスト出力信
号ＴＯが出力されるテスト出力クロック信号ＴＣＫＯと
テストアドレスクロック信号ＴＣＫＡのタイミング差ｔ
Ｏ を測定する。
【０００６】次に、出力セレクタ４をテストアドレス信
号（例えばＴＡ０）に切り替え、同様にしてテスト出力
クロック信号ＴＣＫＯのタイミングをずらしていき、切
り替わったテストアドレス信号ＴＡ０がテスト出力信号
ＴＯに出るテスト出力クロック信号ＴＣＫＯとテストア
ドレスクロック信号ＴＣＫＡのタイミング差ｔＡ を測
定する。
号（例えばＴＡ０）に切り替え、同様にしてテスト出力
クロック信号ＴＣＫＯのタイミングをずらしていき、切
り替わったテストアドレス信号ＴＡ０がテスト出力信号
ＴＯに出るテスト出力クロック信号ＴＣＫＯとテストア
ドレスクロック信号ＴＣＫＡのタイミング差ｔＡ を測
定する。
【０００７】ｔＯ とｔＡ の信号のパスはＲＡＭブロ
ック１の部分を除いて同じである。従ってｔＯ −ｔＡ
が所望のＲＡＭブロックのアドレスアクセス時間ｔＡ
Ａとなる。
ック１の部分を除いて同じである。従ってｔＯ −ｔＡ
が所望のＲＡＭブロックのアドレスアクセス時間ｔＡ
Ａとなる。
【０００８】すべてのＡＣ特性は、ある二つの入出力信
号のタイミング差あるいはそれらの組み合わせで表現で
きるから、アドレスアクセス時間ｔＡＡと同様にして測
定を行うことが可能である。しかし、一つのＡＣ特性を
測定するためには少なくとも出力セレクタを切り替えて
二度の測定を行う必要がある欠点があった。
号のタイミング差あるいはそれらの組み合わせで表現で
きるから、アドレスアクセス時間ｔＡＡと同様にして測
定を行うことが可能である。しかし、一つのＡＣ特性を
測定するためには少なくとも出力セレクタを切り替えて
二度の測定を行う必要がある欠点があった。
【０００９】本発明の目的は、前記の欠点を除去するこ
とにより、一度の測定でＡＣ特性の測定ができるゲート
アレイのＲＡＭブロックテスト回路を提供することにあ
る。
とにより、一度の測定でＡＣ特性の測定ができるゲート
アレイのＲＡＭブロックテスト回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、ＲＡＭブロッ
クに対してゲートアレイ部からの信号に替えてテスト入
力信号を切り替えて入力する複数の選択入力回路を備え
たゲートアレイのＲＡＭブロックテスト回路において、
前記ＲＡＭブロックから出力される複数のテスト出力信
号のうちの一つ、および入力された複数のテスト入力信
号のうちの一つをそれぞれ選択する第一および第二の選
択回路と、選択された前記二つの信号の立上りおよび立
下りの時間差に応じたパルス幅のパルス信号を発生しテ
スト出力信号として出力するパルス信号発生回路とを備
えたことを特徴とする。
クに対してゲートアレイ部からの信号に替えてテスト入
力信号を切り替えて入力する複数の選択入力回路を備え
たゲートアレイのＲＡＭブロックテスト回路において、
前記ＲＡＭブロックから出力される複数のテスト出力信
号のうちの一つ、および入力された複数のテスト入力信
号のうちの一つをそれぞれ選択する第一および第二の選
択回路と、選択された前記二つの信号の立上りおよび立
下りの時間差に応じたパルス幅のパルス信号を発生しテ
スト出力信号として出力するパルス信号発生回路とを備
えたことを特徴とする。
【００１１】
【作用】第一および第二の選択回路は、それぞれテスト
としようとするＲＡＭブロックの出力信号の一つ、およ
びテスト入力信号のうちの一つを選択し、パルス信号発
生回路は、これら選択された二つの信号の立上りおよび
立下りの時間差に応じたパルス幅のパルス信号を発生し
テスト出力信号として出力する。
としようとするＲＡＭブロックの出力信号の一つ、およ
びテスト入力信号のうちの一つを選択し、パルス信号発
生回路は、これら選択された二つの信号の立上りおよび
立下りの時間差に応じたパルス幅のパルス信号を発生し
テスト出力信号として出力する。
【００１２】従って、このパルス信号発生回路で発生さ
れるテスト出力信号のパルスの前端は一方の例えばＲＡ
Ｍブロックの出力信号のタイミングで定まり、後端は例
えば他方のテスト入力信号のタイミングで定まる。そこ
で、テスト出力クロック信号のタイミングをずらしてい
き、そのパルス幅を測定することにより一回の測定で所
望のテストを行うことができる。
れるテスト出力信号のパルスの前端は一方の例えばＲＡ
Ｍブロックの出力信号のタイミングで定まり、後端は例
えば他方のテスト入力信号のタイミングで定まる。そこ
で、テスト出力クロック信号のタイミングをずらしてい
き、そのパルス幅を測定することにより一回の測定で所
望のテストを行うことができる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第一実施例の要部を示すブ
ロック構成図である。
ロック構成図である。
【００１５】本第一実施例は、ＲＡＭブロック１に対し
て図外のゲートアレイ部からの信号（アドレス信号Ａ０
〜Ａｎ、チップセレクト信号ＣＳ、ライト信号ＷＥ、デ
ータ入力信号Ｉ０〜Ｉｍ）に替えてテスト入力信号（テ
ストアドレス信号ＴＡ０〜ＴＡｎ、テストチップセレク
ト信号ＴＣＳ、テストライト信号ＴＷＥ、テストデータ
入力信号ＴＩ０〜ＴＩｍ）を切り替えて入力する複数の
選択入力回路としてのフリップフロップ（Ｆ）２および
入力セレクタ（Ｓ）３と、一連のテストクロック信号（
ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷおよびＴＣＫＩ）と、セ
レクト信号ＴＳＴとを備えたゲートアレイのＲＡＭブロ
ックテスト回路において、本発明の特徴とするところの
、ＲＡＭブロック１から出力される複数のテスト出力信
号のうちの一つ、および入力された複数のテスト入力信
号のうちの一つをそれぞれ選択する第一および第二の選
択回路としての、セレクト信号ＴＳＬ１およびＴＳＬ２
に従って動作する出力セレクタ（Ｓ）４ａおよび４ｂと
、選択された二つの信号の立上りおよび立下りの時間差
に応じたパルス幅のパルス信号をテスト出力クロック信
号ＴＣＫＯに従って発生しテスト出力信号ＴＯとして出
力するパルス信号発生回路としての、一致回路（Ｅｘ−
ＮＯＲ回路）６およびフリップフロップ（Ｆ）５とを備
えている。なお、図１において、Ｏ０〜ＯｍはＲＡＭブ
ロック１の出力信号である。
て図外のゲートアレイ部からの信号（アドレス信号Ａ０
〜Ａｎ、チップセレクト信号ＣＳ、ライト信号ＷＥ、デ
ータ入力信号Ｉ０〜Ｉｍ）に替えてテスト入力信号（テ
ストアドレス信号ＴＡ０〜ＴＡｎ、テストチップセレク
ト信号ＴＣＳ、テストライト信号ＴＷＥ、テストデータ
入力信号ＴＩ０〜ＴＩｍ）を切り替えて入力する複数の
選択入力回路としてのフリップフロップ（Ｆ）２および
入力セレクタ（Ｓ）３と、一連のテストクロック信号（
ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷおよびＴＣＫＩ）と、セ
レクト信号ＴＳＴとを備えたゲートアレイのＲＡＭブロ
ックテスト回路において、本発明の特徴とするところの
、ＲＡＭブロック１から出力される複数のテスト出力信
号のうちの一つ、および入力された複数のテスト入力信
号のうちの一つをそれぞれ選択する第一および第二の選
択回路としての、セレクト信号ＴＳＬ１およびＴＳＬ２
に従って動作する出力セレクタ（Ｓ）４ａおよび４ｂと
、選択された二つの信号の立上りおよび立下りの時間差
に応じたパルス幅のパルス信号をテスト出力クロック信
号ＴＣＫＯに従って発生しテスト出力信号ＴＯとして出
力するパルス信号発生回路としての、一致回路（Ｅｘ−
ＮＯＲ回路）６およびフリップフロップ（Ｆ）５とを備
えている。なお、図１において、Ｏ０〜ＯｍはＲＡＭブ
ロック１の出力信号である。
【００１６】次に、本第一実施例の動作について図２に
示す波形図を参照して説明する。
示す波形図を参照して説明する。
【００１７】通常動作時においては、ＲＡＭブロック１
にゲートアレイ部からの、アドレス信号Ａ０〜Ａｎ、チ
ップセレクト信号ＣＳ、ライト信号ＷＥ、ならびにデー
タ入力信号Ｉ０〜Ｉｍを入力し、出力信号Ｏ０〜Ｏｍが
出力される。
にゲートアレイ部からの、アドレス信号Ａ０〜Ａｎ、チ
ップセレクト信号ＣＳ、ライト信号ＷＥ、ならびにデー
タ入力信号Ｉ０〜Ｉｍを入力し、出力信号Ｏ０〜Ｏｍが
出力される。
【００１８】一方、テスト動作時には、セレクト信号Ｔ
ＳＴにより入力セレクタ３が、テストアドレス信号ＴＡ
０〜ＴＡｎ、テストチップセレクト信号ＴＣＳ、テスト
ライト信号ＴＷＥならびにテストデータ入力信号ＴＩ０
〜ＴＩｍを選択してＲＡＭブロック１に入力する。また
、フリップフロップ２は、各入力信号の配線長の差によ
る入力スキューを防ぐために、一連のテストクロック信
号ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷ、およびＴＣＫＩによ
りタイミング調整が行われ、そのタイミングでＲＡＭブ
ロック１への入力が行われる。
ＳＴにより入力セレクタ３が、テストアドレス信号ＴＡ
０〜ＴＡｎ、テストチップセレクト信号ＴＣＳ、テスト
ライト信号ＴＷＥならびにテストデータ入力信号ＴＩ０
〜ＴＩｍを選択してＲＡＭブロック１に入力する。また
、フリップフロップ２は、各入力信号の配線長の差によ
る入力スキューを防ぐために、一連のテストクロック信
号ＴＣＫＡ、ＴＣＫＣ、ＴＣＫＷ、およびＴＣＫＩによ
りタイミング調整が行われ、そのタイミングでＲＡＭブ
ロック１への入力が行われる。
【００１９】出力側では、出力セレクタ４ａおよび４ｂ
はＲＡＭブロック１からの出力信号Ｏ０〜Ｏｍと、一連
のテスト入力信号（ＴＡ０〜ＴＡｎ、ＴＣＳ、ＴＷＥ、
ＴＩ０〜ＴＩｍ）のうち、一つをそれぞれ選択し出力す
る。その二つの出力Ｓ１およびＳ２が一致回路６に入力
され、さらにその出力Ｐがテスト出力クロック信号ＴＣ
ＫＯで制御されるフリップフロップ５を経て、テスト出
力信号ＴＯに出力される。
はＲＡＭブロック１からの出力信号Ｏ０〜Ｏｍと、一連
のテスト入力信号（ＴＡ０〜ＴＡｎ、ＴＣＳ、ＴＷＥ、
ＴＩ０〜ＴＩｍ）のうち、一つをそれぞれ選択し出力す
る。その二つの出力Ｓ１およびＳ２が一致回路６に入力
され、さらにその出力Ｐがテスト出力クロック信号ＴＣ
ＫＯで制御されるフリップフロップ５を経て、テスト出
力信号ＴＯに出力される。
【００２０】いま例えば、アドレスアクセス時間ｔＡＡ
を測定する場合を考える。一方の出力セレクタ４ａでは
アドレス信号の代表としてテストアドレス信号ＴＡ０を
選択し、他方の出力セレクタ４ｂでは測定したい出力例
えば出力信号Ｏ０を選択する。このとき、この二つの信
号を入力とする一致回路６の出力Ｐは図２のように、テ
ストアドレス信号ＴＡ０および出力信号Ｏ０の立上がり
および立下がりに応じたパルスとなる。すなわち、テス
トアドレス信号ＴＡ０および出力信号Ｏ０が同相か、逆
相かでパルスの位相は逆になるものの前端がテストアド
レス信号ＴＡ０すなわちアドレス入力のタイミング、後
端が出力信号Ｏ０すなわちデータ出力のタイミングで決
まるパルスである。従って、テスト出力クロック信号Ｔ
ＣＫＯのタイミングをずらしていき、パルス幅を測定す
ればこれがアドレスアクセス時間ｔＡＡを測定すること
に他ならない。
を測定する場合を考える。一方の出力セレクタ４ａでは
アドレス信号の代表としてテストアドレス信号ＴＡ０を
選択し、他方の出力セレクタ４ｂでは測定したい出力例
えば出力信号Ｏ０を選択する。このとき、この二つの信
号を入力とする一致回路６の出力Ｐは図２のように、テ
ストアドレス信号ＴＡ０および出力信号Ｏ０の立上がり
および立下がりに応じたパルスとなる。すなわち、テス
トアドレス信号ＴＡ０および出力信号Ｏ０が同相か、逆
相かでパルスの位相は逆になるものの前端がテストアド
レス信号ＴＡ０すなわちアドレス入力のタイミング、後
端が出力信号Ｏ０すなわちデータ出力のタイミングで決
まるパルスである。従って、テスト出力クロック信号Ｔ
ＣＫＯのタイミングをずらしていき、パルス幅を測定す
ればこれがアドレスアクセス時間ｔＡＡを測定すること
に他ならない。
【００２１】ただし、一致回路６の出力では２入力の同
相逆相の区別がつくだけなので、ＤＣ的動作特性を測定
する場合には、図１に示すように、出力セレクタの出力
をそのまま出力するようなテスト端子セレクト信号ＴＯ
Ｆ１およびＴＯＦ２を設け、用いる方がよい。
相逆相の区別がつくだけなので、ＤＣ的動作特性を測定
する場合には、図１に示すように、出力セレクタの出力
をそのまま出力するようなテスト端子セレクト信号ＴＯ
Ｆ１およびＴＯＦ２を設け、用いる方がよい。
【００２２】図３は本発明の第二実施例の要部を示す回
路図である。
路図である。
【００２３】本第二実施例は、図１の第一実施例におい
て、本発明の特徴とするところの、パルス信号発生回路
として、出力セレクタ４ａおよび４ｂの出力Ｓ１および
Ｓ２を入力し一致をとる一致回路６と、出力セレクタ４
ｂの出力Ｓ２を入力し所定の遅延を与える遅延回路（Ｄ
）７と、遅延回路７の出力Ｒ０を反転するインバータ８
と、一致回路６の出力Ｐとインバータ８の出力Ｒ１との
否定論理積をとるナンド回路９ｂと、一致回路６の出力
Ｐと遅延回路７の出力Ｒ０との否定論理和をとるナンド
回路９ａと、ナンド回路９ａの出力Ｑ１をテスト出力ク
ロック信号ＴＣＫＯによりテスト出力信号ＴＯ１として
出力するフリップフロップ（Ｆ）５ａと、ナンド回路９
ｂの出力Ｑ２をテスト出力クロック信号ＴＣＫＯにより
テスト出力信号ＴＯ２として出力するフリップフロップ
（Ｆ）５ｂとを備えている。
て、本発明の特徴とするところの、パルス信号発生回路
として、出力セレクタ４ａおよび４ｂの出力Ｓ１および
Ｓ２を入力し一致をとる一致回路６と、出力セレクタ４
ｂの出力Ｓ２を入力し所定の遅延を与える遅延回路（Ｄ
）７と、遅延回路７の出力Ｒ０を反転するインバータ８
と、一致回路６の出力Ｐとインバータ８の出力Ｒ１との
否定論理積をとるナンド回路９ｂと、一致回路６の出力
Ｐと遅延回路７の出力Ｒ０との否定論理和をとるナンド
回路９ａと、ナンド回路９ａの出力Ｑ１をテスト出力ク
ロック信号ＴＣＫＯによりテスト出力信号ＴＯ１として
出力するフリップフロップ（Ｆ）５ａと、ナンド回路９
ｂの出力Ｑ２をテスト出力クロック信号ＴＣＫＯにより
テスト出力信号ＴＯ２として出力するフリップフロップ
（Ｆ）５ｂとを備えている。
【００２４】次に、本第二実施例の動作について図４に
示す波形図を参照して説明する。
示す波形図を参照して説明する。
【００２５】いま、やはり、アドレスアクセス時間ｔＡ
Ａを測定する場合を考える。出力セレクタ４ａの出力Ｓ
１にテストアドレス信号ＴＡ０を選択し、セレクタ４ｂ
の出力Ｓ２に出力信号Ｏ０を選択する。遅延回路７の遅
延時間が十分に大きいとすると、テストアドレス信号Ｔ
Ａ０および出力信号Ｏ０の立上がりおよび立上がりに応
じて、遅延回路７の出力Ｒ０およびインバータ８の出力
Ｒ１、一致回路６の出力Ｐ、ならびにナンド回路９ａお
よび９ｂの出力Ｑ１およびＱ２の波形は図４のようにな
る。
Ａを測定する場合を考える。出力セレクタ４ａの出力Ｓ
１にテストアドレス信号ＴＡ０を選択し、セレクタ４ｂ
の出力Ｓ２に出力信号Ｏ０を選択する。遅延回路７の遅
延時間が十分に大きいとすると、テストアドレス信号Ｔ
Ａ０および出力信号Ｏ０の立上がりおよび立上がりに応
じて、遅延回路７の出力Ｒ０およびインバータ８の出力
Ｒ１、一致回路６の出力Ｐ、ならびにナンド回路９ａお
よび９ｂの出力Ｑ１およびＱ２の波形は図４のようにな
る。
【００２６】すなわち、出力Ｑ１およびＱ２のどちらに
パルスが生じるか、およびその位相により、テストアド
レス信号ＴＡ０および出力信号Ｏ０の立上がりと立下が
りとの区別をつけることができ、第一実施例と同様にし
てテスト出力クロック信号ＴＣＫＯのタイミングをずら
していき、出力Ｑ１またはＱ２のパルス幅を測定するこ
とでアドレスアクセス時間ｔＡＡを測ることができる。 従って、ここではＤＣ的動作特性を測定するためのテス
ト端子セレクト信号ＴＯＦ１およびＴＯＦ２は必要では
ない。
パルスが生じるか、およびその位相により、テストアド
レス信号ＴＡ０および出力信号Ｏ０の立上がりと立下が
りとの区別をつけることができ、第一実施例と同様にし
てテスト出力クロック信号ＴＣＫＯのタイミングをずら
していき、出力Ｑ１またはＱ２のパルス幅を測定するこ
とでアドレスアクセス時間ｔＡＡを測ることができる。 従って、ここではＤＣ的動作特性を測定するためのテス
ト端子セレクト信号ＴＯＦ１およびＴＯＦ２は必要では
ない。
【００２７】
【発明の効果】以上説明したように、本発明は、ＲＡＭ
ブロックの入力信号とデータ出力信号のうちの任意の二
つの信号の立上がりおよび立下りタイミングに応じたパ
ルス信号を発生し、そのパルス幅を測定することにより
、ＲＡＭブロックのＡＣ特性を一度の測定でテストでき
る効果がある。
ブロックの入力信号とデータ出力信号のうちの任意の二
つの信号の立上がりおよび立下りタイミングに応じたパ
ルス信号を発生し、そのパルス幅を測定することにより
、ＲＡＭブロックのＡＣ特性を一度の測定でテストでき
る効果がある。
【図１】本発明の第一実施例の要部を示すブロック構成
図。
図。
【図２】その動作を示す波形図。
【図３】本発明の第二実施例の要部を示すブロック構成
図。
図。
【図４】その動作を示す波形図。
【図５】従来例の要部を示すブロック構成図。
１ＲＡＭブロック
２、５、５ａ、５ｂ フリップフロップ（Ｆ）３
入力セレクタ（Ｓ） ４、４ａ、４ｂ 出力セレクタ（Ｓ）６ 一致回路 ７ 遅延回路 ８ インバータ ９ａ、９ｂ ナンド回路 Ａ０〜Ａｎ アドレス信号 ＣＳ チップセレクト信号 Ｉ０〜Ｉｍ データ入力信号 Ｏ０〜Ｏｍ 出力信号 Ｐ （一致回路６の）出力 Ｑ１ （ナンド回路９ａの）出力 Ｑ２ （ナンド回路９ｂの）出力 Ｒ０ （遅延回路７の）出力 Ｒ１ （インバータ８の）出力 Ｓ１ （出力セレクタ４ａの）出力 Ｓ２ （出力セレクタ４ｂの）出力 ＴＡ０〜ＴＡｎ テストアドレス信号ＴＣＳ テス
トチップセレクト信号 ＴＩ０〜ＴＩｍ テストデータ入力信号ＴＷ
Ｅ テストライト信号 ＴＣＫＡ テストアドレスクロック信号ＴＣＫＣ
テストチップセレクトクロック信号ＴＣＫＩ
テスト入力データクロック信号ＴＣＫＯ テス
ト出力クロック信号ＴＣＫＷ テストライトクロ
ック信号ＴＯ、ＴＯ１、ＴＯ２ テスト出力信号ＴＯ
Ｆ１、ＴＯＦ２ テスト端子セレクト信号ＴＳＴ、Ｔ
ＳＬ１、ＴＳＬ２ セレクト信号ＷＥ ライト信号
入力セレクタ（Ｓ） ４、４ａ、４ｂ 出力セレクタ（Ｓ）６ 一致回路 ７ 遅延回路 ８ インバータ ９ａ、９ｂ ナンド回路 Ａ０〜Ａｎ アドレス信号 ＣＳ チップセレクト信号 Ｉ０〜Ｉｍ データ入力信号 Ｏ０〜Ｏｍ 出力信号 Ｐ （一致回路６の）出力 Ｑ１ （ナンド回路９ａの）出力 Ｑ２ （ナンド回路９ｂの）出力 Ｒ０ （遅延回路７の）出力 Ｒ１ （インバータ８の）出力 Ｓ１ （出力セレクタ４ａの）出力 Ｓ２ （出力セレクタ４ｂの）出力 ＴＡ０〜ＴＡｎ テストアドレス信号ＴＣＳ テス
トチップセレクト信号 ＴＩ０〜ＴＩｍ テストデータ入力信号ＴＷ
Ｅ テストライト信号 ＴＣＫＡ テストアドレスクロック信号ＴＣＫＣ
テストチップセレクトクロック信号ＴＣＫＩ
テスト入力データクロック信号ＴＣＫＯ テス
ト出力クロック信号ＴＣＫＷ テストライトクロ
ック信号ＴＯ、ＴＯ１、ＴＯ２ テスト出力信号ＴＯ
Ｆ１、ＴＯＦ２ テスト端子セレクト信号ＴＳＴ、Ｔ
ＳＬ１、ＴＳＬ２ セレクト信号ＷＥ ライト信号
Claims (1)
- 【請求項１】 ＲＡＭブロックに対してゲートアレイ
部からの信号に替えてテスト入力信号を切り替えて入力
する複数の選択入力回路を備えたゲートアレイのＲＡＭ
ブロックテスト回路において、前記ＲＡＭブロックから
出力される複数のテスト出力信号のうちの一つ、および
入力された複数のテスト入力信号のうちの一つをそれぞ
れ選択する第一および第二の選択回路と、選択された前
記二つの信号の立上りおよび立下りの時間差に応じたパ
ルス幅のパルス信号を発生しテスト出力信号として出力
するパルス信号発生回路とを備えたことを特徴とするゲ
ートアレイのＲＡＭブロックテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146911A JPH04344400A (ja) | 1991-05-21 | 1991-05-21 | ゲートアレイのｒａｍブロックテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146911A JPH04344400A (ja) | 1991-05-21 | 1991-05-21 | ゲートアレイのｒａｍブロックテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344400A true JPH04344400A (ja) | 1992-11-30 |
Family
ID=15418357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3146911A Pending JPH04344400A (ja) | 1991-05-21 | 1991-05-21 | ゲートアレイのｒａｍブロックテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| US8748502B2 (en) | 2009-07-15 | 2014-06-10 | Taiyo Holdings Co., Ltd. | Photocurable resin composition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243300A (ja) * | 1988-03-23 | 1989-09-27 | Fujitsu Ltd | レーシング防止回路付きｒａｍ |
-
1991
- 1991-05-21 JP JP3146911A patent/JPH04344400A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243300A (ja) * | 1988-03-23 | 1989-09-27 | Fujitsu Ltd | レーシング防止回路付きｒａｍ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748502B2 (en) | 2009-07-15 | 2014-06-10 | Taiyo Holdings Co., Ltd. | Photocurable resin composition |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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