JPH01243300A - レーシング防止回路付きｒａｍ - Google Patents
レーシング防止回路付きｒａｍInfo
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- JPH01243300A JPH01243300A JP63068769A JP6876988A JPH01243300A JP H01243300 A JPH01243300 A JP H01243300A JP 63068769 A JP63068769 A JP 63068769A JP 6876988 A JP6876988 A JP 6876988A JP H01243300 A JPH01243300 A JP H01243300A
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- JP
- Japan
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- latch
- ram
- output
- clock
- input
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- Pending
Links
- 230000002265 prevention Effects 0.000 title claims description 3
- 238000012360 testing method Methods 0.000 abstract description 18
- 238000005259 measurement Methods 0.000 abstract description 7
- 101100500030 Arabidopsis thaliana DRP2B gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力側および出力側にラッチを設けたＲＡＭに関し、
ＲＡＭの入力側および出力側にラッチを設けて所定のク
ロックで各々駆動し、通常動作時にレーシングを防止し
、試験時にＲＡＭの最大アクセスタイムおよびＲＡＭの
出力側の回路の遅延時間を測定することを目的とし、 ＲＡＭの入力端にアドレス信号、データ、およびチップ
セレクト信号をラッチする入力ラッチと、ＲＡＭの出力
側に出力データをラッチする出力ラッチとを備え、上記
入力ラッチおよび出力ラッチを逆相のクロックによって
駆動してレーシングを防止、同相のクロックを用いかつ
出力ラッチのクロック幅を可変してアクセスタイムを測
定、および逆相のクロックを用いかつ出力ラッチのクロ
ック幅をＲＡＭの最大アクセスタイムに設定して当該Ｒ
ＡＭの出力側の回路の遅延時間を測定するように構成す
る。
ロックで各々駆動し、通常動作時にレーシングを防止し
、試験時にＲＡＭの最大アクセスタイムおよびＲＡＭの
出力側の回路の遅延時間を測定することを目的とし、 ＲＡＭの入力端にアドレス信号、データ、およびチップ
セレクト信号をラッチする入力ラッチと、ＲＡＭの出力
側に出力データをラッチする出力ラッチとを備え、上記
入力ラッチおよび出力ラッチを逆相のクロックによって
駆動してレーシングを防止、同相のクロックを用いかつ
出力ラッチのクロック幅を可変してアクセスタイムを測
定、および逆相のクロックを用いかつ出力ラッチのクロ
ック幅をＲＡＭの最大アクセスタイムに設定して当該Ｒ
ＡＭの出力側の回路の遅延時間を測定するように構成す
る。
本発明は、入力側および出力側にラッチを設けたレーシ
ング防止回路付きＲＡＭに関するものである。このレー
シング防止回路付きＲＡＭは、ラッチを駆動するクロッ
クによって通常動作時にレーシングを防止し、一方試験
時にＲＡＭの最大アクセスタイムを測定、およびＲＡＭ
の出力側の回路の遅延時間を測定し得るように構成した
ものである。
ング防止回路付きＲＡＭに関するものである。このレー
シング防止回路付きＲＡＭは、ラッチを駆動するクロッ
クによって通常動作時にレーシングを防止し、一方試験
時にＲＡＭの最大アクセスタイムを測定、およびＲＡＭ
の出力側の回路の遅延時間を測定し得るように構成した
ものである。
本発明は、従来のＲＡＭがかかえている以下３つの問題
点を同時に解決するＲＡＭの構成を提供するものである
。
点を同時に解決するＲＡＭの構成を提供するものである
。
（１１ＲＡＭのアクセスタイムの測定・試験が他の要因
、例えばＲＡＭの入出力側に接続されている論理回路の
デイレイ時間のバラツキによって、測定精度が低下して
しまう。更に、測定器のドライバー・コンパレータ間の
時間差によって精度が低下してしまう。
、例えばＲＡＭの入出力側に接続されている論理回路の
デイレイ時間のバラツキによって、測定精度が低下して
しまう。更に、測定器のドライバー・コンパレータ間の
時間差によって精度が低下してしまう。
（２）ＲＡＭの最大アドレスアクセスタイムは、ＲＡＭ
の全アドレスの組み合せのデイレイ時間を測定した場合
に初めて求められるものである。単に１つのアドレスの
組み合せによるデータの変化を発生させて測定したので
は、最悪のアドレスアクセスタイムは得られない。従っ
て、ＲＡＭの出力側の論理回路のデイレイ試験を行う場
合、当該論理回路に使用するアドレスの組み合せの選び
方により、ＲＡＭ自身のアドレスアクセスタイムが変化
してしまい、その結果、当該ＲＡＭの出力側の論理回路
を含めて測定した時間からデイレイ時間を求める際に大
きな誤差が発生してしまう。
の全アドレスの組み合せのデイレイ時間を測定した場合
に初めて求められるものである。単に１つのアドレスの
組み合せによるデータの変化を発生させて測定したので
は、最悪のアドレスアクセスタイムは得られない。従っ
て、ＲＡＭの出力側の論理回路のデイレイ試験を行う場
合、当該論理回路に使用するアドレスの組み合せの選び
方により、ＲＡＭ自身のアドレスアクセスタイムが変化
してしまい、その結果、当該ＲＡＭの出力側の論理回路
を含めて測定した時間からデイレイ時間を求める際に大
きな誤差が発生してしまう。
（３） アドレスアクセスタイムに比べ、チップセレ
クトからのパスは、ＲＡＭを通らないため、非常に速く
、アドレスとチップセレクトとを合わせた実効最小アク
セスタイムが小さくなり、レーシングが発生する可能性
が大となる。
クトからのパスは、ＲＡＭを通らないため、非常に速く
、アドレスとチップセレクトとを合わせた実効最小アク
セスタイムが小さくなり、レーシングが発生する可能性
が大となる。
本発明は、ＲＡＭの入力側および出力側にラッチを設け
て所定のクロックで各々駆動し、通常動作時にレーシン
グを防止し、試験時にＲＡＭの最大アクセスタイムおよ
びＲＡＭの出力側の回路の遅延時間を測定することを目
的としている。
て所定のクロックで各々駆動し、通常動作時にレーシン
グを防止し、試験時にＲＡＭの最大アクセスタイムおよ
びＲＡＭの出力側の回路の遅延時間を測定することを目
的としている。
第１図は本発明の原理ブロック図を示す。
第１図において、人力ラッチ１は、アドレス信号を保持
・出力するアドレスラッチ１−１、チップセレクト信号
を保持・出力するチップセレクトラッチ１−２などから
構成されている。
・出力するアドレスラッチ１−１、チップセレクト信号
を保持・出力するチップセレクトラッチ１−２などから
構成されている。
出力ラッチ２は、ＲＡＭ３から出力され、Ｃ８（チップ
セレクト）ゲート４を介して入力されたデータを、保持
・出力するものである。
セレクト）ゲート４を介して入力されたデータを、保持
・出力するものである。
ＲＡＭ３は、データを記憶するものである。
ゲート５−１．５−２は、入力ラッチ１および出力ラッ
チ２に対して、所定のクロックを供給するものである。
チ２に対して、所定のクロックを供給するものである。
本発明は、第１図に示すように、ＲＡＭ３の入力側に入
力ラッチ１および出力側に出力ラッチ２を設け、ゲート
５−１．５−２を介して所定のクロックを供給し、通常
の動作時に出力ラッチ２におけるレーシングを防止し、
試験時にＲＡＭ３の最大アクセスタイムを測定およびＲ
ＡＭ３の出力側に接続される回路の遅延時間を測定する
ようにしている。
力ラッチ１および出力側に出力ラッチ２を設け、ゲート
５−１．５−２を介して所定のクロックを供給し、通常
の動作時に出力ラッチ２におけるレーシングを防止し、
試験時にＲＡＭ３の最大アクセスタイムを測定およびＲ
ＡＭ３の出力側に接続される回路の遅延時間を測定する
ようにしている。
次に、第２図および第３図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第２図は、ＬＳＩ内に本発明に係わるＲＡＭおよび入力
ラッチ１、出力ラッチ２などの付属回路を設けたもので
ある。一般にＲＡＭ試験を行うには、ＡＤ（アドレス）
、ＤＩ（入力データ）、ＢＳ（ピントセレクト）、ＤＯ
（出力データ）、ＷＥ（ライト信号）などが複雑な論理
回路を通らずに、ＬＳＩのｌ１０ＰＩＮ （Ｉ１０ピン
）に出ていることが必要である。これは、ＲＡＭ試験に
長大なパターンを必要とし、その発生に規則性の強いア
ルゴリスミソクパターン発生器を用いるためであり、本
例でもテストモード信号により、その切り換えを行って
いる。即ちテストモード信号ががＯＮのとき（試験時）
には、ＲＡＭ３のＡＤＬＯ〜ＡＤＬ３などの人力ラッチ
１およびＤＯＬＯなどの出力ラッチ２は、５ＥＬ７など
によって夫々１対１に対応するＬＳＩｌ１０（ＬＳＩピ
ン）につなげるようにしている。テストモード信号がＯ
ＦＦのとき（通常の動作時）には、Ａ Ｄ Ｌ ＯＮＡ
ＬＤ３などの入力ラッチ１は、ＳＥＬ （セレクタ）７
によってシステム用論理回路６−１に接続する。このシ
ステム用論理回路６−１は、例えば２Ｍｌのアドレスラ
ッチＡＤＯ，ＸＡＤｌ、、ＡＤ２、 、ＡＤ３．と、Ａ
Ｄ Ｏｂ 、 ＡＤ ｌｂ 、 ＡＤ ２ｂ、ＡＤ３ｂ
とのコンベアを行い、一致した場合のみ書き込みを行
うためのＢＳＬＯ８ＢＳＬＬ人力に“０”を送るといっ
た論理を実行する。
ラッチ１、出力ラッチ２などの付属回路を設けたもので
ある。一般にＲＡＭ試験を行うには、ＡＤ（アドレス）
、ＤＩ（入力データ）、ＢＳ（ピントセレクト）、ＤＯ
（出力データ）、ＷＥ（ライト信号）などが複雑な論理
回路を通らずに、ＬＳＩのｌ１０ＰＩＮ （Ｉ１０ピン
）に出ていることが必要である。これは、ＲＡＭ試験に
長大なパターンを必要とし、その発生に規則性の強いア
ルゴリスミソクパターン発生器を用いるためであり、本
例でもテストモード信号により、その切り換えを行って
いる。即ちテストモード信号ががＯＮのとき（試験時）
には、ＲＡＭ３のＡＤＬＯ〜ＡＤＬ３などの人力ラッチ
１およびＤＯＬＯなどの出力ラッチ２は、５ＥＬ７など
によって夫々１対１に対応するＬＳＩｌ１０（ＬＳＩピ
ン）につなげるようにしている。テストモード信号がＯ
ＦＦのとき（通常の動作時）には、Ａ Ｄ Ｌ ＯＮＡ
ＬＤ３などの入力ラッチ１は、ＳＥＬ （セレクタ）７
によってシステム用論理回路６−１に接続する。このシ
ステム用論理回路６−１は、例えば２Ｍｌのアドレスラ
ッチＡＤＯ，ＸＡＤｌ、、ＡＤ２、 、ＡＤ３．と、Ａ
Ｄ Ｏｂ 、 ＡＤ ｌｂ 、 ＡＤ ２ｂ、ＡＤ３ｂ
とのコンベアを行い、一致した場合のみ書き込みを行
うためのＢＳＬＯ８ＢＳＬＬ人力に“０”を送るといっ
た論理を実行する。
第２図において、ＲＡＭ３は、１６ワード（アドレス４
ビツト、ＡＤＯ＝ＡＤ３） 、２ ｂ ｉ を構成であ
る。ＡＤＯ〜ＡＤ３は、アドレスを入力するためのもの
である。Ｂ５０１ＢＳＩは、２ｂｉｔの各ｂｉｔ毎に書
き込み制御を行うためのものである。ＤＸＯｌＤｌｌは
、データ入力を行うためのものである。ＤＯＯ１Ｄ○１
は、データを出力するためのものである。
ビツト、ＡＤＯ＝ＡＤ３） 、２ ｂ ｉ を構成であ
る。ＡＤＯ〜ＡＤ３は、アドレスを入力するためのもの
である。Ｂ５０１ＢＳＩは、２ｂｉｔの各ｂｉｔ毎に書
き込み制御を行うためのものである。ＤＸＯｌＤｌｌは
、データ入力を行うためのものである。ＤＯＯ１Ｄ○１
は、データを出力するためのものである。
入力ラッチ１は、アドレスラッチ（ＡＤＬＯ〜ＡＤＬ３
）、ブロックラッチ（チップセレクト、Ｂ５０１ＢＳ１
）、入力データラッチ（ＤＩＬＯ１Ｄ■Ｌ１）から構成
されている。
）、ブロックラッチ（チップセレクト、Ｂ５０１ＢＳ１
）、入力データラッチ（ＤＩＬＯ１Ｄ■Ｌ１）から構成
されている。
出力ラッチ２は、出力データラッチ（ＤＯＬＯｌＤＯＬ
１）から構成されている。
１）から構成されている。
ゲート５−１．５−２は、入力ラッチ１および出力ラッ
チ２に対して、所定のクロックを供給するためのもので
ある。
チ２に対して、所定のクロックを供給するためのもので
ある。
システム用論理回路６−１．６−２は、システムに必要
な各種論理処理を行うものである。
な各種論理処理を行うものである。
次に、第３図タイミングチャートを用いて、第２図構成
の動作を詳細に説明する。
の動作を詳細に説明する。
第３図において、−ＣＬＫは、入力ラッチ１に供給する
と共に、ゲー） （ＸＯＲゲート）５−２を介して出力
ラッチ２に供給するものである。
と共に、ゲー） （ＸＯＲゲート）５−２を介して出力
ラッチ２に供給するものである。
ＡＤＯ〜ＡＤ３は、入力ラッチ１を構成するＡＤＬＯ−
ＡＤＬ３に入力するアドレス信号である。
ＡＤＬ３に入力するアドレス信号である。
ＢＳＯ，ＢＳＩは、入力ラッチ１を構成するＢＳＬＯｌ
、ＢＳＬＬに入力するブロックセレクト（チップセレク
ト）信号である。
、ＢＳＬＬに入力するブロックセレクト（チップセレク
ト）信号である。
ＤＩＯｌＤＩＩは、入力ラッチ１を構成するＤＩＬＯ，
ＤＩＬＬに入力する入力データである。
ＤＩＬＬに入力する入力データである。
■は、ＲＡＭ３の出力端子（ＤＯＯ）から送出されるデ
ータである。
ータである。
■は、入力ラッチ１を構成するＢＳＯ０から送出される
チップセレクト信号である。
チップセレクト信号である。
◎は、■と、■を反転した値とのＡＮＤ論理の結果であ
る。
る。
ＤＯＣＬＫは、出力ラッチ２を駆動するクロックである
。
。
ＤＯＬＯは、ＤＯＬＯ（出力ラッチ）２−１からの出力
データである。
データである。
ＰｉｎＸは、システム用論理回路６−２を経由してデー
タが送出されるＬＳＩのＰｉｎＸ（ビンＸ）におけるデ
ータである。
タが送出されるＬＳＩのＰｉｎＸ（ビンＸ）におけるデ
ータである。
まず、通常の動作時における第２図構成の動作を説明す
る。通常の動作時には、人力ラッチ１に対して一〇ＬＫ
を供給し、出力ラッチ２に対して人力ラッチ１に供給す
るクロック“−ＣＬＫ”を反転した反転クロック“ＣＬ
Ｋ”を供給する。
る。通常の動作時には、人力ラッチ１に対して一〇ＬＫ
を供給し、出力ラッチ２に対して人力ラッチ１に供給す
るクロック“−ＣＬＫ”を反転した反転クロック“ＣＬ
Ｋ”を供給する。
第３図において、図中■は、−ＣＬＫの前縁に対応して
入力ラッチ１を構成するＡＤＬＯ〜ＡＤＬ３、Ｂ Ｓ
Ｌ ０２ＢＳＬ１、ＤＩＬＯ１Ｄ／ＩＬＬによって、図
示のようにアドレス、チップセレクト（ブロックセレク
ト）、入力データが夫々取り込まれ、取り込まれた内容
がＲＡＭ３のＡＤＯ〜ＡＤ３、Ｂ５０１ＢＳＩ、ＤＩＯ
ｌＤｌｌに夫々入力される。更に、図中■に示すように
、ＲＡＭ３のＢＳＯに入力された信号（アクティブ）と
同じ信号が供給されて、図中◎に示すような信号が、第
２図ＤＯＬＯ２−１に入力される。しかし、このＤＯＬ
Ｏ２−１には、入力ラッチ１に供給したクロック“−Ｃ
ＬＫ”を反転させた反転クロック” ＣＬＫ″が供給さ
れてインアクティブにされているため、第３図通常動作
時のＤＯＬＯに示すように、出力側に送出されるデータ
は変化しない。
入力ラッチ１を構成するＡＤＬＯ〜ＡＤＬ３、Ｂ Ｓ
Ｌ ０２ＢＳＬ１、ＤＩＬＯ１Ｄ／ＩＬＬによって、図
示のようにアドレス、チップセレクト（ブロックセレク
ト）、入力データが夫々取り込まれ、取り込まれた内容
がＲＡＭ３のＡＤＯ〜ＡＤ３、Ｂ５０１ＢＳＩ、ＤＩＯ
ｌＤｌｌに夫々入力される。更に、図中■に示すように
、ＲＡＭ３のＢＳＯに入力された信号（アクティブ）と
同じ信号が供給されて、図中◎に示すような信号が、第
２図ＤＯＬＯ２−１に入力される。しかし、このＤＯＬ
Ｏ２−１には、入力ラッチ１に供給したクロック“−Ｃ
ＬＫ”を反転させた反転クロック” ＣＬＫ″が供給さ
れてインアクティブにされているため、第３図通常動作
時のＤＯＬＯに示すように、出力側に送出されるデータ
は変化しない。
図中■は、ＲＡＭ３のアクセスタイムに対応して当該Ｒ
ＡＭ３のＤＯＯからデータが送出される状態を示す。ｍ
ｉ ｎ （ｍａ ｘ）は、最小（最大）のアクセスタ
イムの場合、例えばアドレス“００１１” （“０００
０″）からアドレス“１０１１” （“１１１１”）に
変更した場合にＲＡＭ３から読み出されるアクセスタイ
ム位置例を示す。
ＡＭ３のＤＯＯからデータが送出される状態を示す。ｍ
ｉ ｎ （ｍａ ｘ）は、最小（最大）のアクセスタ
イムの場合、例えばアドレス“００１１” （“０００
０″）からアドレス“１０１１” （“１１１１”）に
変更した場合にＲＡＭ３から読み出されるアクセスタイ
ム位置例を示す。
また、例えばアドレス“’ｏｏｏｏ”からアドレス“０
００１”に変更した場合には、図示点線を用いて示すよ
うに両者の間のアクセスタイム位置になる。このＲＡＭ
３からデータが読み出されたことに対応して、図中◎に
示すように、出力ラッチ２を構成するＤＯＬＯ２−１に
対してデータが入力される。
００１”に変更した場合には、図示点線を用いて示すよ
うに両者の間のアクセスタイム位置になる。このＲＡＭ
３からデータが読み出されたことに対応して、図中◎に
示すように、出力ラッチ２を構成するＤＯＬＯ２−１に
対してデータが入力される。
図中■は、出力ラッチ２を構成するＤＯＬＯ２−１に対
して供給するＤＯＣＬＫの後縁が経過したことに対応し
て、図中矢印を用いて示すように、当該ＤＯＬＯ２−１
にデータが図中斜線を用いて示すように取り込まれ、Ｌ
ＳＩの出力ピンに送出される。
して供給するＤＯＣＬＫの後縁が経過したことに対応し
て、図中矢印を用いて示すように、当該ＤＯＬＯ２−１
にデータが図中斜線を用いて示すように取り込まれ、Ｌ
ＳＩの出力ピンに送出される。
以上のように、出力ラッチ２を構成するＤ ＯＬ０２−
１に対して、入力ラッチ１に供給したクロック“−ＣＬ
Ｋ”を反転させたクロック゛’ＤＯＣＬＫ”を供給して
いるため、第３図図中レーシング禁止区間と記載した区
間において、レーシングが防止される。
１に対して、入力ラッチ１に供給したクロック“−ＣＬ
Ｋ”を反転させたクロック゛’ＤＯＣＬＫ”を供給して
いるため、第３図図中レーシング禁止区間と記載した区
間において、レーシングが防止される。
次に、試験動作時（アクセスタイムの測定時）における
第２図構成の動作を説明する。アクセスタイムの測定時
には、第３図試験時（アクセスタイム測定）に示すよう
に、入力ラッチ１に対して−ＣＬＫを供給し、出力ラッ
チ２に対して入力ラッチ１に供給するクロック“−ＣＬ
Ｋ”と同じ位相であってかつ後縁が可変（図示α位置、
β位置のように可変）のクロックＤ ＯＣＬ Ｋを供給
する。
第２図構成の動作を説明する。アクセスタイムの測定時
には、第３図試験時（アクセスタイム測定）に示すよう
に、入力ラッチ１に対して−ＣＬＫを供給し、出力ラッ
チ２に対して入力ラッチ１に供給するクロック“−ＣＬ
Ｋ”と同じ位相であってかつ後縁が可変（図示α位置、
β位置のように可変）のクロックＤ ＯＣＬ Ｋを供給
する。
この後縁が可変のクロックを、第３図β位置からα位置
に示すように順次調整する。この際、出力ラッチ２を構
成するＤＯＬＯ２−１がラッチして出力するデータの値
が“Ｚ”から“ｎ”に変わる境界位置を見つけ、この見
つけた境界位置が図中■に示すＤＯＯのｍａｘに対応す
るクロックパルス幅となる。このクロックパルス幅によ
りＲＡＭ３のｍａｘアドレスアクセスタイムを精密に求
めることができる。
に示すように順次調整する。この際、出力ラッチ２を構
成するＤＯＬＯ２−１がラッチして出力するデータの値
が“Ｚ”から“ｎ”に変わる境界位置を見つけ、この見
つけた境界位置が図中■に示すＤＯＯのｍａｘに対応す
るクロックパルス幅となる。このクロックパルス幅によ
りＲＡＭ３のｍａｘアドレスアクセスタイムを精密に求
めることができる。
また、試験動作時（デイレイタイムの測定時）における
第２図構成の動作を説明する。デイレイタイム（ＲＡＭ
３の出力側に設けられたシステム用論理回路６−２のデ
イレイタイム）の測定時には、第３図試験時（デイレイ
タイム測定）に示すように、入力ラッチ１に対して−Ｃ
ＬＫを供給し、出力ラッチ２に対して入力ラッチ１に供
給するクロック“−ＣＬＫ”と逆の位相であってかつ後
縁が上記試験動作時（アクセスタイム測定時）に測定し
たｍａｘアクセスタイムの位置に設定する。
第２図構成の動作を説明する。デイレイタイム（ＲＡＭ
３の出力側に設けられたシステム用論理回路６−２のデ
イレイタイム）の測定時には、第３図試験時（デイレイ
タイム測定）に示すように、入力ラッチ１に対して−Ｃ
ＬＫを供給し、出力ラッチ２に対して入力ラッチ１に供
給するクロック“−ＣＬＫ”と逆の位相であってかつ後
縁が上記試験動作時（アクセスタイム測定時）に測定し
たｍａｘアクセスタイムの位置に設定する。
この設定したクロックの状態のもとで、第２図出力ラッ
チ２を構成するＤＯＬ １から送出されたデータを、シ
ステム用論理回路６−２に対して入力し、その出力をＬ
ＳＩのＰｉｎＸから図示のように検出し、その時のデイ
レイが図中Ｐａｔｈｌに示す値として精密に求めること
ができる。
チ２を構成するＤＯＬ １から送出されたデータを、シ
ステム用論理回路６−２に対して入力し、その出力をＬ
ＳＩのＰｉｎＸから図示のように検出し、その時のデイ
レイが図中Ｐａｔｈｌに示す値として精密に求めること
ができる。
以上説明したように、本発明によれば、所定のクロック
を用いて入力ラッチ１および出力ラッチ２を駆動する構
成を採用しているため、通常の動作時にレーシングを防
止し、試験時に最大アクセスタイムおよびＲＡＭに接続
されている論理回路の遅延時間を精密に測定することが
できる。
を用いて入力ラッチ１および出力ラッチ２を駆動する構
成を採用しているため、通常の動作時にレーシングを防
止し、試験時に最大アクセスタイムおよびＲＡＭに接続
されている論理回路の遅延時間を精密に測定することが
できる。
第１図は本発明の原理ブロック、第２図は本発明の１実
施例構成図、第３図は第２図回路のタイミングチャート
を示す。 図中、１は入カラソチ、２は出力ラッチ、３はＲＡＭ、
４はＣＳゲート、５−１．５−２はゲートを表す。
施例構成図、第３図は第２図回路のタイミングチャート
を示す。 図中、１は入カラソチ、２は出力ラッチ、３はＲＡＭ、
４はＣＳゲート、５−１．５−２はゲートを表す。
Claims (3)
- （１）入力側および出力側にラッチを設けたＲＡＭにお
いて、 ＲＡＭの入力側にアドレス信号、データ、およびチップ
セレクト信号をラッチする入力ラッチ（１）と、 ＲＡＭの出力側に出力データをラッチする出力ラッチ（
２）とを備え、 上記入力ラッチ（１）および出力ラッチ（２）を逆相の
クロックによって駆動し、レーシングを防止するように
構成したことを特徴とするレーシング防止回路付きＲＡ
Ｍ。 - （２）上記入力ラッチ（１）および上記出力ラッチ（２
）を同相のクロックによって駆動し、かつ出力ラッチ（
２）を駆動するクロック幅を可変してアクセスタイムを
測定し得るように構成したことを特徴とするレーシング
防止回路付きＲＡＭ。 - （３）上記入力ラッチ（１）および上記出力ラッチ（２
）を逆相のクロックかつ出力ラッチ（２）に対して最大
アクセスタイム近傍に設定して駆動し、ＲＡＭ出力側の
回路の遅延時間を測定し得るように構成したことを特徴
とするレーシング防止回路付きＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068769A JPH01243300A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路付きｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068769A JPH01243300A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路付きｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243300A true JPH01243300A (ja) | 1989-09-27 |
Family
ID=13383270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068769A Pending JPH01243300A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路付きｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344400A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | ゲートアレイのｒａｍブロックテスト回路 |
| US6298004B1 (en) | 1996-08-13 | 2001-10-02 | Fujitsu Limited | Semiconductor device, semiconductor system, and digital delay circuit |
-
1988
- 1988-03-23 JP JP63068769A patent/JPH01243300A/ja active Pending
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