JPH10311870A - タイミング発生器 - Google Patents
タイミング発生器Info
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- JPH10311870A JPH10311870A JP9122723A JP12272397A JPH10311870A JP H10311870 A JPH10311870 A JP H10311870A JP 9122723 A JP9122723 A JP 9122723A JP 12272397 A JP12272397 A JP 12272397A JP H10311870 A JPH10311870 A JP H10311870A
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Abstract
(57)【要約】 （修正有）
【課題】 レートに対して独立して周期を設定できる非
同期マルチレートのタイミング発生器を提供すること。 【解決手段】 マルチレート回数データメモリ３０と、
マルチレート周期データメモリ４０と、マルチレート発
生回路５０と、このマルチレート発生回路で発生したマ
ルチレート周期の個数をカウントし、マルチレート回数
データメモリの設定値と同一になるとレート信号を出力
するレート発生回路６０とを有するタイミング発生器に
おいて、マルチレート周期と独立に定められた非同期マ
ルチレート周期（ASMrate)を設定する非同期マルチレー
ト周期データメモリ７０と、この非同期マルチレート周
期データメモリで定められた非同期マルチレート周期の
信号を発生する非同期マルチレート発生回路８０とを具
備している。
同期マルチレートのタイミング発生器を提供すること。 【解決手段】 マルチレート回数データメモリ３０と、
マルチレート周期データメモリ４０と、マルチレート発
生回路５０と、このマルチレート発生回路で発生したマ
ルチレート周期の個数をカウントし、マルチレート回数
データメモリの設定値と同一になるとレート信号を出力
するレート発生回路６０とを有するタイミング発生器に
おいて、マルチレート周期と独立に定められた非同期マ
ルチレート周期（ASMrate)を設定する非同期マルチレー
ト周期データメモリ７０と、この非同期マルチレート周
期データメモリで定められた非同期マルチレート周期の
信号を発生する非同期マルチレート発生回路８０とを具
備している。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＬＳＩ
テスタに用いられるタイミング発生器に関し、特に１テ
ストレート中に複数のクロックを発生するマルチクロッ
クの自由度を増す改良に関する。
テスタに用いられるタイミング発生器に関し、特に１テ
ストレート中に複数のクロックを発生するマルチクロッ
クの自由度を増す改良に関する。
【０００２】
【従来の技術】マルチクロックのタイミング発生器は、
例えば実開昭６１−１４３３３４号公報に開示されてい
る。図３は、従来装置の概略を示す構成ブロック図であ
る。図において、基準クロック回路１２は、マルチクロ
ック発生回路１５に対して基準となるクロック信号を送
るもので、制御部１１から制御信号を得ている。クロッ
ク周期設定手段１３は、マルチレートの周期データＭra
teをマルチクロック発生回路１５に送る。レート周期設
定手段１４は、マルチレートの回数設定データＮをレー
ト信号発生回路１８に送る。マルチクロック発生回路１
５は、マルチクロック信号１７を出力すると共に、レー
ト信号発生回路１８のカウンタ回路１９のクロック端子
ＣＬＫにもマルチクロック信号１７を供給する。
例えば実開昭６１−１４３３３４号公報に開示されてい
る。図３は、従来装置の概略を示す構成ブロック図であ
る。図において、基準クロック回路１２は、マルチクロ
ック発生回路１５に対して基準となるクロック信号を送
るもので、制御部１１から制御信号を得ている。クロッ
ク周期設定手段１３は、マルチレートの周期データＭra
teをマルチクロック発生回路１５に送る。レート周期設
定手段１４は、マルチレートの回数設定データＮをレー
ト信号発生回路１８に送る。マルチクロック発生回路１
５は、マルチクロック信号１７を出力すると共に、レー
ト信号発生回路１８のカウンタ回路１９のクロック端子
ＣＬＫにもマルチクロック信号１７を供給する。
【０００３】レート信号発生回路１８は、カウンタ１９
とコンパレータ２２を有している。カウンタ１９は、１
テストレート中にマルチレートが幾つ出力されたかを数
えるもので、レート開始と共にマルチレートを数え、そ
のレート中にマルチレートが何回発生したかをカウント
している。コンパレータ２２は、カウンタ１９の計数値
と予め設定されているマルチレート設定回数のデータと
を比較し、両者が一致したときレート信号２１が出力さ
れ、この時点から次のテストレートが開始される。
とコンパレータ２２を有している。カウンタ１９は、１
テストレート中にマルチレートが幾つ出力されたかを数
えるもので、レート開始と共にマルチレートを数え、そ
のレート中にマルチレートが何回発生したかをカウント
している。コンパレータ２２は、カウンタ１９の計数値
と予め設定されているマルチレート設定回数のデータと
を比較し、両者が一致したときレート信号２１が出力さ
れ、この時点から次のテストレートが開始される。
【０００４】このように構成された装置の動作を次に説
明する。図４は図３の装置の動作を説明する波形図で、
（Ａ）はレート信号、（Ｂ）はクロック信号、（Ｃ）は
マルチクロック、（Ｄ）はマルチレートの周期データ、
（Ｅ）はマルチレートの回数設定データ、（Ｆ）はマル
チレート、（Ｇ）はマルチレートの回数カウンタであ
る。マルチクロックを使用するときは、Ｍrate長＊Ｎ＝
レート長として、レート信号２１を得ている。ここで、
Ｍrate長は、マルチレートの周期データで、クロック周
期設定手段１３で設定されている。Ｎは、マルチレート
の回数設定データで、レート周期設定手段１４で設定さ
れている。そして、マルチクロックを使用しない時は、
Ｍrate長＊１＝レート長として、レート信号２１を得て
いる。このように、マルチレート長を最少単位としたマ
ルチレートを元にして、マルチレートを発生させてい
る。
明する。図４は図３の装置の動作を説明する波形図で、
（Ａ）はレート信号、（Ｂ）はクロック信号、（Ｃ）は
マルチクロック、（Ｄ）はマルチレートの周期データ、
（Ｅ）はマルチレートの回数設定データ、（Ｆ）はマル
チレート、（Ｇ）はマルチレートの回数カウンタであ
る。マルチクロックを使用するときは、Ｍrate長＊Ｎ＝
レート長として、レート信号２１を得ている。ここで、
Ｍrate長は、マルチレートの周期データで、クロック周
期設定手段１３で設定されている。Ｎは、マルチレート
の回数設定データで、レート周期設定手段１４で設定さ
れている。そして、マルチクロックを使用しない時は、
Ｍrate長＊１＝レート長として、レート信号２１を得て
いる。このように、マルチレート長を最少単位としたマ
ルチレートを元にして、マルチレートを発生させてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
方法では、レート長はマルチレート長の整数倍に限定さ
れると共に、マルチレート信号を基準に発生されるマル
チクロックも、レート信号に対して必ず同期することに
なる。他方、最近の半導体は高集積が可能になったこと
から、全く独立した機能を単一のチップに組み込む場合
も少なくない。このような独立多機能チップの検査に
は、検査対象ブロックをテストする間、それ以外のブロ
ックに検査対象ブロックの動作クロックとは非同期なク
ロックを供給しながら検査を行い、ブロック間の干渉が
無いことを検査したいという要請がある。
方法では、レート長はマルチレート長の整数倍に限定さ
れると共に、マルチレート信号を基準に発生されるマル
チクロックも、レート信号に対して必ず同期することに
なる。他方、最近の半導体は高集積が可能になったこと
から、全く独立した機能を単一のチップに組み込む場合
も少なくない。このような独立多機能チップの検査に
は、検査対象ブロックをテストする間、それ以外のブロ
ックに検査対象ブロックの動作クロックとは非同期なク
ロックを供給しながら検査を行い、ブロック間の干渉が
無いことを検査したいという要請がある。
【０００６】このようなブロック間干渉検査において、
従来のタイミング発生器では、本来同期しているクロッ
クを非同期にみせかけるため、複雑なパターンプログラ
ムに頼る必要があった。つまり、周期データを変更する
動き（以下、on the fly機能という）や複雑なパターン
を駆使しながら非同期クロックに相当する動作をさせる
ため、タイミングのon the flyレベル数の増大、パター
ンの複雑さ、パターンメモリの増大などの問題があっ
た。
従来のタイミング発生器では、本来同期しているクロッ
クを非同期にみせかけるため、複雑なパターンプログラ
ムに頼る必要があった。つまり、周期データを変更する
動き（以下、on the fly機能という）や複雑なパターン
を駆使しながら非同期クロックに相当する動作をさせる
ため、タイミングのon the flyレベル数の増大、パター
ンの複雑さ、パターンメモリの増大などの問題があっ
た。
【０００７】図５は、従来の非同期クロックの生成を説
明する波形図で、（Ａ）はレート、（Ｂ１）は非同期ク
ロック、（Ｂ２）はエッジタイミング、（Ｃ１）はパタ
ーンデータである。ここでは、テストレートＲ１に対し
て非同期な周期Ｒ２のクロックを出力しようとしてい
る。非同期な周期を出力するために、エッジタイミング
は毎サイクルon the fly機能を使用して、出力タイミン
グ（ｔ１−ｔ７）を変更している。またパターンデータ
は、レートにより”１”、”０”のコントロールが必要
になっている。このように煩雑な設定を行ったとして
も、発生可能な非同期クロックにエッジのon the flyレ
ベル数等の制約が生ずるという課題があった。本発明は
上述の課題を解決したもので、レートに対して独立して
周期を設定できる非同期マルチレートのタイミング発生
器を提供することを目的とする。
明する波形図で、（Ａ）はレート、（Ｂ１）は非同期ク
ロック、（Ｂ２）はエッジタイミング、（Ｃ１）はパタ
ーンデータである。ここでは、テストレートＲ１に対し
て非同期な周期Ｒ２のクロックを出力しようとしてい
る。非同期な周期を出力するために、エッジタイミング
は毎サイクルon the fly機能を使用して、出力タイミン
グ（ｔ１−ｔ７）を変更している。またパターンデータ
は、レートにより”１”、”０”のコントロールが必要
になっている。このように煩雑な設定を行ったとして
も、発生可能な非同期クロックにエッジのon the flyレ
ベル数等の制約が生ずるという課題があった。本発明は
上述の課題を解決したもので、レートに対して独立して
周期を設定できる非同期マルチレートのタイミング発生
器を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１記載のタイミング発生器は、マ
ルチレート周期（Ｍrate)を単位として一のテスト周期
が何個のマルチレート周期繰り返されるか定義するマル
チレート回数データメモリ３０と、原振クロック信号を
基準とするマルチレート周期を設定するマルチレート周
期データメモリ４０と、このマルチレート周期データメ
モリで定められたマルチレート周期の信号を発生するマ
ルチレート発生回路５０と、このマルチレート発生回路
で発生したマルチレート周期の個数をカウントし、マル
チレート回数データメモリの設定値と同一になるとレー
ト信号を出力するレート発生回路６０とを有するタイミ
ング発生器において、前記マルチレート周期と独立に定
められた非同期マルチレート周期（ASMrate)を設定する
非同期マルチレート周期データメモリ７０と、この非同
期マルチレート周期データメモリで定められた非同期マ
ルチレート周期の信号を発生する非同期マルチレート発
生回路８０とを具備することを特徴としている。
めに、本発明の請求項１記載のタイミング発生器は、マ
ルチレート周期（Ｍrate)を単位として一のテスト周期
が何個のマルチレート周期繰り返されるか定義するマル
チレート回数データメモリ３０と、原振クロック信号を
基準とするマルチレート周期を設定するマルチレート周
期データメモリ４０と、このマルチレート周期データメ
モリで定められたマルチレート周期の信号を発生するマ
ルチレート発生回路５０と、このマルチレート発生回路
で発生したマルチレート周期の個数をカウントし、マル
チレート回数データメモリの設定値と同一になるとレー
ト信号を出力するレート発生回路６０とを有するタイミ
ング発生器において、前記マルチレート周期と独立に定
められた非同期マルチレート周期（ASMrate)を設定する
非同期マルチレート周期データメモリ７０と、この非同
期マルチレート周期データメモリで定められた非同期マ
ルチレート周期の信号を発生する非同期マルチレート発
生回路８０とを具備することを特徴としている。
【０００９】本発明の請求項１によれば、マルチレート
周期データメモリ４０で設定されたマルチレート周期に
従って、マルチレート発生回路５０がマルチレート周期
の信号を発生する。マルチレート発生回路５０は、マル
チレート周期の信号の個数がマルチレート回数データメ
モリの設定値に到達するとレート信号を出力する。非同
期マルチレート周期データメモリ７０により、マルチレ
ート周期と独立に定められた非同期マルチレート周期AS
Mrateを設定できるので、レートに非同期なマルチクロ
ックを発生させることができる。従来例のように、タイ
ミングのon thefly機能を用いて非同期マルチレート周
期を設定する場合に比較すると、on theflyレベル数の
制限やパターンの複雑さを回避できる。
周期データメモリ４０で設定されたマルチレート周期に
従って、マルチレート発生回路５０がマルチレート周期
の信号を発生する。マルチレート発生回路５０は、マル
チレート周期の信号の個数がマルチレート回数データメ
モリの設定値に到達するとレート信号を出力する。非同
期マルチレート周期データメモリ７０により、マルチレ
ート周期と独立に定められた非同期マルチレート周期AS
Mrateを設定できるので、レートに非同期なマルチクロ
ックを発生させることができる。従来例のように、タイ
ミングのon thefly機能を用いて非同期マルチレート周
期を設定する場合に比較すると、on theflyレベル数の
制限やパターンの複雑さを回避できる。
【００１０】この場合、請求項２のように、レート発生
回路と非同期マルチレート発生回路は、初回のレート信
号と初回の非同期マルチレート周期信号とを同期させて
スタートするとよい。このようにすると、発生クロック
に再現性が保て、必要なら同期動作も可能になってい
る。
回路と非同期マルチレート発生回路は、初回のレート信
号と初回の非同期マルチレート周期信号とを同期させて
スタートするとよい。このようにすると、発生クロック
に再現性が保て、必要なら同期動作も可能になってい
る。
【００１１】また、請求項３のように、レート発生回路
と非同期マルチレート発生回路は、中途で非同期マルチ
レート周期をレート信号と非同期に移行させてもよく、
また請求項４のように、中途で非同期マルチレート周期
をレート信号と同期させてもよい。これは、タイミング
のon the fly機能を使用して実現する。
と非同期マルチレート発生回路は、中途で非同期マルチ
レート周期をレート信号と非同期に移行させてもよく、
また請求項４のように、中途で非同期マルチレート周期
をレート信号と同期させてもよい。これは、タイミング
のon the fly機能を使用して実現する。
【００１２】さらに、請求項５のように、レート発生回
路と非同期マルチレート発生回路は、原振クロック信号
を同一とするよい。原振クロック信号を同一とすると、
発生クロックに再現性が生じ、デバイステストの結果に
も再現性が確保できる。
路と非同期マルチレート発生回路は、原振クロック信号
を同一とするよい。原振クロック信号を同一とすると、
発生クロックに再現性が生じ、デバイステストの結果に
も再現性が確保できる。
【００１３】
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の適用されるタイミング発生器の構
成図である。図において、マルチレート回数データメモ
リ３０は、マルチレート周期Ｍrateを単位として一のテ
スト周期が何個のマルチレート周期繰り返されるか定義
する。マルチレート周期データメモリ４０は、原振クロ
ック９０から送られる原振クロック信号を基準とするマ
ルチレート周期を設定する。マルチレート発生回路５０
は、マルチレート周期データメモリ４０で定められたマ
ルチレート周期の信号を発生する。レート発生回路６０
は、マルチレート発生回路５０で発生したマルチレート
周期の個数をカウントし、マルチレート回数データメモ
リ３０の設定値と同一になるとレート信号を出力する。
する。図１は本発明の適用されるタイミング発生器の構
成図である。図において、マルチレート回数データメモ
リ３０は、マルチレート周期Ｍrateを単位として一のテ
スト周期が何個のマルチレート周期繰り返されるか定義
する。マルチレート周期データメモリ４０は、原振クロ
ック９０から送られる原振クロック信号を基準とするマ
ルチレート周期を設定する。マルチレート発生回路５０
は、マルチレート周期データメモリ４０で定められたマ
ルチレート周期の信号を発生する。レート発生回路６０
は、マルチレート発生回路５０で発生したマルチレート
周期の個数をカウントし、マルチレート回数データメモ
リ３０の設定値と同一になるとレート信号を出力する。
【００１４】非同期マルチレート周期データメモリ７０
は、マルチレート周期と独立に定められた非同期マルチ
レート周期ASMrateを設定するもので、レートよりも短
い周期でも差し支えない。非同期マルチレート発生回路
８０は、非同期マルチレート周期データメモリ７０で定
められた非同期マルチレート周期の信号を発生するもの
で、原振クロック９０から送られる原振クロック信号を
基準としている。原振クロック９０は、水晶発振器のよ
うに正確な高周波信号を生成するものである。制御部１
０は、タイムスロットアドレスによりマルチレート回数
データメモリ３０、マルチレート周期データメモリ４
０、非同期マルチレート周期データメモリ７０にそれぞ
れ対応する設定値を設定すると共に、マルチレート発生
回路５０、レート発生回路６０、非同期マルチレート発
生回路８０に対して起動／停止命令を掛ける。
は、マルチレート周期と独立に定められた非同期マルチ
レート周期ASMrateを設定するもので、レートよりも短
い周期でも差し支えない。非同期マルチレート発生回路
８０は、非同期マルチレート周期データメモリ７０で定
められた非同期マルチレート周期の信号を発生するもの
で、原振クロック９０から送られる原振クロック信号を
基準としている。原振クロック９０は、水晶発振器のよ
うに正確な高周波信号を生成するものである。制御部１
０は、タイムスロットアドレスによりマルチレート回数
データメモリ３０、マルチレート周期データメモリ４
０、非同期マルチレート周期データメモリ７０にそれぞ
れ対応する設定値を設定すると共に、マルチレート発生
回路５０、レート発生回路６０、非同期マルチレート発
生回路８０に対して起動／停止命令を掛ける。
【００１５】このように構成された装置の動作を次に説
明する。図２は、図１の装置の動作を説明する波形図
で、（Ａ）はレート信号、（Ｂ）はクロック信号、
（Ｃ）は従来のマルチクロック、（Ｈ１）〜（Ｈ３）は
非同期マルチクロックの例１〜例３を示している。従来
のマルチクロックでは、レートRate1についてはＭrate1
の周期のマルチクロック４発で構成され、同様にレート
Rate2についてはＭrate2の周期のマルチクロック３発で
構成されている。
明する。図２は、図１の装置の動作を説明する波形図
で、（Ａ）はレート信号、（Ｂ）はクロック信号、
（Ｃ）は従来のマルチクロック、（Ｈ１）〜（Ｈ３）は
非同期マルチクロックの例１〜例３を示している。従来
のマルチクロックでは、レートRate1についてはＭrate1
の周期のマルチクロック４発で構成され、同様にレート
Rate2についてはＭrate2の周期のマルチクロック３発で
構成されている。
【００１６】非同期マルチクロックの例１は、非同期マ
ルチレート周期ASMrate1で連続的にクロック出力してい
る。ここでは、非同期マルチレート周期ASMrate1は、ス
タート点ではレート信号と同期しているが、以後のレー
トでは両者間に何の関係もない。非同期マルチレート発
生回路８０は、マルチレート発生回路５０とは独立して
設けられていると共に、共通の原振クロック９０から送
られる原振クロック信号を基準としている構成だからで
ある。
ルチレート周期ASMrate1で連続的にクロック出力してい
る。ここでは、非同期マルチレート周期ASMrate1は、ス
タート点ではレート信号と同期しているが、以後のレー
トでは両者間に何の関係もない。非同期マルチレート発
生回路８０は、マルチレート発生回路５０とは独立して
設けられていると共に、共通の原振クロック９０から送
られる原振クロック信号を基準としている構成だからで
ある。
【００１７】非同期マルチクロックの例２は、非同期マ
ルチレート周期ASMrate2で連続的にクロック出力してい
るが、ここでは、非同期マルチレート周期ASMrate2は、
レートRate1,2よりも長い点に特徴がある。非同期マル
チクロックの例３は、予め判っている発生シーケンスに
従って、レート信号とある点で同期をとり、その後のサ
イクルでは同期点以降、on the fly機能によって周期デ
ータを変更する動作を行う。予めレートの周期とその繰
り返し等の情報が判っているならば、スタート点が同期
している任意の周期のマルチクロックの周期が、レート
のそれと一致するポイントは計算することができる。従
って、例３のように非同期マルチレート周期ASMrate3で
スタートし、ある同期点から非同期マルチレート周期AS
Mrate4に周期変更することが可能になる。
ルチレート周期ASMrate2で連続的にクロック出力してい
るが、ここでは、非同期マルチレート周期ASMrate2は、
レートRate1,2よりも長い点に特徴がある。非同期マル
チクロックの例３は、予め判っている発生シーケンスに
従って、レート信号とある点で同期をとり、その後のサ
イクルでは同期点以降、on the fly機能によって周期デ
ータを変更する動作を行う。予めレートの周期とその繰
り返し等の情報が判っているならば、スタート点が同期
している任意の周期のマルチクロックの周期が、レート
のそれと一致するポイントは計算することができる。従
って、例３のように非同期マルチレート周期ASMrate3で
スタートし、ある同期点から非同期マルチレート周期AS
Mrate4に周期変更することが可能になる。
【００１８】なお、上記実施例においては、制御部１０
はマルチレート周期と非同期マルチレート周期で共通と
しているが、両者を個別の制御部により制御してもよい
など、要旨を逸脱しない範囲内で種種変更して実施でき
ることは言うまでもない。
はマルチレート周期と非同期マルチレート周期で共通と
しているが、両者を個別の制御部により制御してもよい
など、要旨を逸脱しない範囲内で種種変更して実施でき
ることは言うまでもない。
【００１９】
【発明の効果】以上説明したように、請求項１記載の本
発明によれば、非同期マルチレート周期データメモリ７
０により、マルチレート周期と独立に定められた非同期
マルチレート周期ASMrateを設定できるので、レートに
非同期なマルチクロックを発生させることができる。即
ち、一つのチップに全く独立した２以上の機能を搭載す
る場合に、それぞれの機能ブロック間の干渉を検査する
項目がある。本来、機能的に独立したブロックで、その
動作が他に対して影響しないことが期待される場合、検
査対象ブロック以外を、検査とは関係のない周期で動作
させながら検査することが行われる。この時、検査対象
には本来のテストパターンを用い、検査対象以外には非
同期マルチレート信号を提供することが行われる。半導
体の検査である以上、全くランダムな信号では検査にお
ける再現性が失われていまい、多数のデバイス間の検査
の同等性を確保する目的を達成できない。そこで、非同
期マルチレート周期ASMrateにより、テストレートと関
係のない周期のマルチクロック信号を発生しながら、半
導体内部の干渉に関する検査が可能になる。
発明によれば、非同期マルチレート周期データメモリ７
０により、マルチレート周期と独立に定められた非同期
マルチレート周期ASMrateを設定できるので、レートに
非同期なマルチクロックを発生させることができる。即
ち、一つのチップに全く独立した２以上の機能を搭載す
る場合に、それぞれの機能ブロック間の干渉を検査する
項目がある。本来、機能的に独立したブロックで、その
動作が他に対して影響しないことが期待される場合、検
査対象ブロック以外を、検査とは関係のない周期で動作
させながら検査することが行われる。この時、検査対象
には本来のテストパターンを用い、検査対象以外には非
同期マルチレート信号を提供することが行われる。半導
体の検査である以上、全くランダムな信号では検査にお
ける再現性が失われていまい、多数のデバイス間の検査
の同等性を確保する目的を達成できない。そこで、非同
期マルチレート周期ASMrateにより、テストレートと関
係のない周期のマルチクロック信号を発生しながら、半
導体内部の干渉に関する検査が可能になる。
【００２０】この場合、請求項２のように、レート発生
回路と非同期マルチレート発生回路は、初回のレート信
号と初回の非同期マルチレート周期信号とを同期させて
スタートするとよい。このようにすると、発生クロック
に再現性が保て、必要なら同期動作も可能になってい
る。
回路と非同期マルチレート発生回路は、初回のレート信
号と初回の非同期マルチレート周期信号とを同期させて
スタートするとよい。このようにすると、発生クロック
に再現性が保て、必要なら同期動作も可能になってい
る。
【００２１】また、請求項３のように、レート発生回路
と非同期マルチレート発生回路は、中途で非同期マルチ
レート周期をレート信号と非同期に移行させてもよく、
また請求項４のように、中途で非同期マルチレート周期
をレート信号と同期させてもよい。即ち、発生シーケン
スが予め判っている場合には、タイミングのon the fly
機能を使用して、ある点からレートと同期をとる設定が
できる。
と非同期マルチレート発生回路は、中途で非同期マルチ
レート周期をレート信号と非同期に移行させてもよく、
また請求項４のように、中途で非同期マルチレート周期
をレート信号と同期させてもよい。即ち、発生シーケン
スが予め判っている場合には、タイミングのon the fly
機能を使用して、ある点からレートと同期をとる設定が
できる。
【００２２】さらに、請求項５のように、レート発生回
路と非同期マルチレート発生回路は、原振クロック信号
を同一とするよい。原振クロック信号を同一とすると、
発生クロックに再現性が生じ、デバイステストの結果に
も再現性が確保できる。
路と非同期マルチレート発生回路は、原振クロック信号
を同一とするよい。原振クロック信号を同一とすると、
発生クロックに再現性が生じ、デバイステストの結果に
も再現性が確保できる。
【図１】本発明の適用されるタイミング発生器の構成図
である。
である。
【図２】図１の装置の動作を説明する波形図である。
【図３】従来装置の概略を示す構成ブロック図である。
【図４】図３の装置の動作を説明する波形図である。
【図５】従来の非同期クロックの生成を説明する波形図
である。
である。
３０ マルチレート回数データメモリ ４０ マルチレート周期データメモリ ５０ マルチレート発生回路 ６０ レート発生回路 ７０ 非同期マルチレート周期データメモリ ８０ 非同期マルチレート発生回路 ９０ 原振クロック発生器
Claims (5)
- 【請求項１】マルチレート周期（Ｍrate)を単位として
一のテスト周期が何個のマルチレート周期繰り返される
か定義するマルチレート回数データメモリ（３０）と、 原振クロック信号を基準とするマルチレート周期を設定
するマルチレート周期データメモリ（４０）と、 このマルチレート周期データメモリで定められたマルチ
レート周期の信号を発生するマルチレート発生回路（５
０）と、 このマルチレート発生回路で発生したマルチレート周期
の個数をカウントし、マルチレート回数データメモリの
設定値と同一になるとレート信号を出力するレート発生
回路（６０）とを有するタイミング発生器において、 前記マルチレート周期と独立に定められた非同期マルチ
レート周期（ASMrate)を設定する非同期マルチレート周
期データメモリ（７０）と、 この非同期マルチレート周期データメモリで定められた
非同期マルチレート周期の信号を発生する非同期マルチ
レート発生回路（８０）と、 を具備することを特徴とするタイミング発生器。 - 【請求項２】前記レート発生回路と非同期マルチレート
発生回路は、初回のレート信号と初回の非同期マルチレ
ート周期信号とは、同期させてスタートすることを特徴
とする請求項１記載のタイミング発生器。 - 【請求項３】前記レート発生回路と非同期マルチレート
発生回路は、中途で非同期マルチレート周期をレート信
号と非同期に移行させることを特徴とする請求項２記載
のタイミング発生器。 - 【請求項４】前記レート発生回路と非同期マルチレート
発生回路は、中途で非同期マルチレート周期をレート信
号と同期させることを特徴とする請求項２記載のタイミ
ング発生器。 - 【請求項５】前記レート発生回路と非同期マルチレート
発生回路は、原振クロック信号を同一とすることを特徴
とする請求項１記載のタイミング発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122723A JPH10311870A (ja) | 1997-05-14 | 1997-05-14 | タイミング発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122723A JPH10311870A (ja) | 1997-05-14 | 1997-05-14 | タイミング発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10311870A true JPH10311870A (ja) | 1998-11-24 |
Family
ID=14843002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122723A Pending JPH10311870A (ja) | 1997-05-14 | 1997-05-14 | タイミング発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10311870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132755A (ja) * | 2005-11-09 | 2007-05-31 | Sharp Corp | 回路検査方法及び回路検査システム |
-
1997
- 1997-05-14 JP JP9122723A patent/JPH10311870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132755A (ja) * | 2005-11-09 | 2007-05-31 | Sharp Corp | 回路検査方法及び回路検査システム |
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