JPS61141568A - 同期形発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は同期形発振回路に係り、特にＬＳＩ化するのに
好適な同期形発振回路に関する。

〔発明の背景〕

同期形発振回路は、例えば漢字プリンタ制御装置のドツ
トクロック発生回路に用いられている。

漢字プリンタ制御装置のドツトクロック発生回路は１例
えば特開昭５０−２８２６号に記載されている様　　。

に、ラスク信号の先頭から所定の周波数精度でドツトク
ロックを発生する様に構成されている。ここで、上記所
定の周波数精度を得るため、例えばドツトクロックの１
／ｎの周波数精度（ｎは整数）を得るためには、ドツト
クロックのｎ倍の周波数の発振波を出力する発振回路を
同期形発振回路に用いる必要がある。しかし、この様な
高周波数の発振回路を用いて同期形発振回路を構成する
と、同期形発振回路をＬＳＩ化するのが困難となり。

加えて高価格となり、形状も大きくなり、調整に多大の
時間を必要とするという問題点が生じる。

次に、上記の問題点について具体的に説明する。

第２図は従来のドツトクロック発生回路に用いられてい
る同期形発振回路の一例を示すブロック図であり、第３
５！Ｉはその動作を示すタイムチャートである。第２図
において、発振回路１は周波数４ｆのクロック信号Ｃを
出力する。カウンタ３は、プリンタ２からラスタ開始信
号Ｒとして論理値″１”が出力されたタイミングでリセ
ットされ、論理値“０″′が出力されたタイミングでク
ロック信号Ｃの計数を開始する。カウンタ３は、計数動
作によりクロック信号Ｃを４分周し、周波数ｆ（周期Ｔ
）のドツトクロック信号ＤＣをプリンタ３に出力する。

第３図においては、ラスタ開始信号Ｒが論理値″′０″
となってから、一定時間ｔだけ経過した後ドツトクロッ
ク信号ＤＣが出力される。この一定時間ｔは、一般にカ
ウンタ３の固有の値であり、プリンタ２が印字する各行
の先頭ドツトの位置に相当する。従って、プリンタ２が
印字する各行の開始位置を合わせるには、一定時間ｔの
ばらつきが小さい程良いことになる。

第２図に示す従来例においては、カウンタ３がＴ／４の
周期で計数を行うため、ラスタ開始信号Ｒが論理値００
”になってから、Ｔ／４以内のバラツキで一定時間ｔを
定めることができる。しかし、この従来例では、周波数
４ｆという高周波のクロック信号Ｃを計数するカウンタ
３が必要であるため、前記した様に、ＬＳＩ化を困難に
し、高価格となり、形状も大きくなるという問題点があ
った。

〔発明の目的〕

本発明は上記した従来技術の問題点に鑑みなされたもの
で、ＬＳＩ化が容易に行なえ、低価格で、形状の小さい
同期形発振回路を提供することを目的としている。

〔発明の概要〕

本発明の同期形発振回路は、ラスタ開始信号の様な発信
開始信号が入力されると、所定の精度で同期して発振波
形を出力するものであり、クロック信号を出力する発振
回路と、上記クロック信号を一定時間遅延させ、所定の
位相差を有する複数の遅延信号として出力する多段遅延
回路と、上記発振開始信号と同期する遅延信号の１つを
選択して出力する同期選択回路とから構成されているこ
とを特徴としている。

〔発明の実施例〕

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。

第１図は本発明による同期形発振回路の一実施例を示す
ブロック図である。ｒＭ示する様に、同期形発振回路は
、発振回路１と位相調整回路２０から構成されている。

発振回路１は周期Ｔのクロック信号Ｃを位相調整回路２
０に出力する。位相調整回路２０はプリンタ２から出力
されるラスタ開始信号Ｒと上記クロック信号Ｃを受け、
プリンタ２に周期Ｔのドツトクロック信号ＤＣを出力す
る様に構成されている。

位相調整器２０に入力されたクロック信号Ｃは、遅延回
路３１〜３６に順次入力され、各遅延回路３１〜３６の
出力はそれぞれアンド回路５１〜５６と選択回路５９に
入力される。遅延回路３１〜３６は、それぞれＴ／６の
遅延時間を有しており、各遅延回路３１〜３６の出力は
夫々Ｔ／６の位相差を有するものとなる。

アンド回路５１〜５６はそのアンド条件が成立してい−
るとき、遅延回路３１〜３６の出力をそのままフリップ
フロップ４１〜４６のトリガ入力端子Ｔに出力する。

フリップフロップ４１〜４６は、プリンタ２から出力さ
れるラスタ開始信号Ｒが論理値１１０　ＩＴになった時
点でリセットを解除される。また、各フリップフロップ
４１〜４６のデータ入力端子りには、ラスタ開始信号Ｒ
をノット回路３フで反転した信号が入力されているため
、ラスタ開始信号Ｒが論理値００”となりフリップフロ
ップ４１〜４６がリセット解除された時点で、データ入
力端子りに論理値“１”が入力されることになる。この
状態でアンド回路５１〜５６の出力のうちいずれか１つ
が論理値“１”になり、対応する一つのフリップフロッ
プ（４１〜４６）のトリガ入力端子Ｔに入力されると、
該一つのフリップフロップ（４１〜４６）は論理値“１
１１を出力する。

この論理値“１″はノア回路５７と優先回路５８に入力
される。ノア回路５７は、この論理値″１″′を受けて
論理値ＪＪＯ”を出力し、以後アンド回路５１〜５６の
出力を禁止する。優先回路５８は、フリップフロップ４
１〜４６の二つ以上が論理値１′１”を出力した場合、
あらかじめ定められた優先順位に従って優先順位を判定
し、コード化された優先順位判定信号を出力する。フリ
ップフロップ４１〜４６の一つが論理値″１”を出力し
た場合には、優先回路５８はそのフリップフロップを示
すコード化された優先順位判定信号を出力する。

選択回路５９は、上記優先順位判定信号が示すフリップ
フロップ（４１〜４６）に対応する遅延回路（３１〜３
６）の出力を選択し、プリンタ２にドツトクロック信号
ＤＣとして出力する。

プリンタ２から出力されるラスタ開始信号Ｒが論理値“
１”になると、フリップフロップ４１〜４６がリセット
され、フリップフロップ４１〜４６の出力が全て論理値
“Ｏ”となる。従って、ノア回路５７は論理値Ｉｔ　１
７１を出力し、以後アンド回路５１〜５６を誘導可能な
状態にする。

以上に記載した実施例において、遅延回路３１〜３６の
遅延時間をＴ／６に設定したが、本発明はこれに限定さ
れるものではなく、例えば丁／４に設定しても良い。そ
の場合には、例えば遅延回路３１と３５の出力タイミン
グが同一になる等の事態が生じるため、優先回路５８が
大切な役割を果たすことになる。

また、以上に記載した実施例では遅延回路を６段設けた
が１本発明はこれに限定されるものではなく、遅延回路
の段数は任意で良い。

以上の説明から明らかな様に、上記した実施例によれば
、周期Ｔのクロック信号Ｃを出力する発振回路１を用い
、かつ該クロック信号ＣをＴ／６の単位で位相調整する
位相調整器を用いる構成にしたため、ラスタ開始信号Ｒ
が論理値ｕ　１　ｎとなった時点からＴ／６以内の時間
に、周期Ｔのドツトクロック信号ＤＣを出力することが
可能になる。

〔発明の効果〕

本発明によれば、発振開始信号（ラスタ開始信号）が入
力されると、この発振開始信号と所定の精度で同期して
、発振波形（ドツトクロック）を出力することが可能な
同期形発振回路を提供することができる。しかも、高周
波数の発振回路を用いる必要がないため、ＬＳＩ化が容
易で、小形化でき、安価に構成できる効果がある。

【図面の簡単な説明】

第１図は本発明による同期形発振回路の一実施例を示す
ブロック図、第２図は従来の同期形発振回路の一例を示
すブロック図、第３図は第２図に示す従来の同期形発振
回路の動作を示すタイムチャートである。 １・・・発振回路、２・・・プリンタ、２０・・・位相
調整器、３１〜３６・・・遅延回路、４１〜４６・・・
フリップフロップ（ＦＦ）、５１〜５６・・・アンド回
路、５７・・・ノア回路、５８・・・優先回路、５９・
・・選択回路。 代理人　　弁理士　　　秋　本　　正　実第１図

Claims (1)

【特許請求の範囲】
1. 発振開始信号が入力されると、所定の精度で同期して発
   振波形を出力する同期形発振回路において、クロック信
   号を出力する発振回路と、上記クロック信号を一定時間
   遅延させ、互いに所定の位相差を有する複数の遅延信号
   を出力する多段遅延回路と、上記発振開始信号と同期す
   る遅延信号の１つを選択して、発振波形として出力する
   同期・選択回路とから構成されていることを特徴とする
   同期形発振回路。