JP2000155159A - タイミング発生装置 - Google Patents
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Abstract
(57)【要約】
【課題】 簡易なハードウェア規模であっても、テスト
レイト発生周期よりも高速なクロックエッジを連続発生
させる。 【解決手段】 レイト発生回路１は、信号Ａを受け取る
と、クロックＣとタイミングデータＢを発生する。シフ
ト回路３は、タイミングデータＢを入力とし、設定され
た段数分だけシフトし、タイミングデータＤを出力す
る。変換メモリ４は、タイミングデータＤを入力アドレ
スとし、発振回路５Ａ，５Ｂ内の可変遅延回路に入力さ
れる可変遅延設定データＥを出力する。発振制御回路６
は発振回路５Ａ，５Ｂを交互に発振させるようなイネー
ブル信号をＦ１，Ｆ２を出力する。発振回路５Ａ，５Ｂ
は、発振イネーブルＦ１，Ｆ２信号により発振を開始
し、発振周波数を可変できる。論理和ゲート７は、発振
クロックＧ１，Ｇ２の和をとり、高速なクロックエッジ
Ｈを連続発生させる。
レイト発生周期よりも高速なクロックエッジを連続発生
させる。 【解決手段】 レイト発生回路１は、信号Ａを受け取る
と、クロックＣとタイミングデータＢを発生する。シフ
ト回路３は、タイミングデータＢを入力とし、設定され
た段数分だけシフトし、タイミングデータＤを出力す
る。変換メモリ４は、タイミングデータＤを入力アドレ
スとし、発振回路５Ａ，５Ｂ内の可変遅延回路に入力さ
れる可変遅延設定データＥを出力する。発振制御回路６
は発振回路５Ａ，５Ｂを交互に発振させるようなイネー
ブル信号をＦ１，Ｆ２を出力する。発振回路５Ａ，５Ｂ
は、発振イネーブルＦ１，Ｆ２信号により発振を開始
し、発振周波数を可変できる。論理和ゲート７は、発振
クロックＧ１，Ｇ２の和をとり、高速なクロックエッジ
Ｈを連続発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶回路
を試験する半導体試験装置において、テストレイト内に
あらかじめ設定された本数のクロックエッジを連続発生
させることができるタイミング発生装置に関するもので
ある。
を試験する半導体試験装置において、テストレイト内に
あらかじめ設定された本数のクロックエッジを連続発生
させることができるタイミング発生装置に関するもので
ある。
【０００２】
【従来の技術】図４は、従来のこの種のタイミング発生
装置のブロック図である。この図において、１はレイト
発生回路，２は制御回路，８Ａ，８Ｂはタイミング発生
回路，９は波形整形回路である。制御回路２は、レイト
発生回路１に対してテストレイト発生信号Ａ１を、タイ
ミング発生回路８Ａ，８Ｂに対してはタイミングエッジ
発生信号Ａ２を出力する。レイト発生回路１は、テスト
レイト発生信号Ａ１を受け取ると、これを解読し、レイ
ト発生タイミングデータが読み出され、テストレイトク
ロックＢを順次発生し、タイミング発生回路８Ａ，８Ｂ
に出力する。タイミング発生回路８Ａ，８Ｂは、タイミ
ングエッジ発生信号Ａ２を受け取ると、これを解読し、
クロック発生タイミングデータが読み出され、テストレ
イトクロックＢを基準として、タイミングエッジ発生信
号Ａ２をクロック発生タイミングデータの時間分だけ遅
延させたタイミングエッジＣ１，Ｃ２を順次発生し、波
形整形回路９に出力する。波形整形回路９は、タイミン
グエッジＣ１，Ｃ２を受け取ると、クロックエッジＤを
生成し出力する。
装置のブロック図である。この図において、１はレイト
発生回路，２は制御回路，８Ａ，８Ｂはタイミング発生
回路，９は波形整形回路である。制御回路２は、レイト
発生回路１に対してテストレイト発生信号Ａ１を、タイ
ミング発生回路８Ａ，８Ｂに対してはタイミングエッジ
発生信号Ａ２を出力する。レイト発生回路１は、テスト
レイト発生信号Ａ１を受け取ると、これを解読し、レイ
ト発生タイミングデータが読み出され、テストレイトク
ロックＢを順次発生し、タイミング発生回路８Ａ，８Ｂ
に出力する。タイミング発生回路８Ａ，８Ｂは、タイミ
ングエッジ発生信号Ａ２を受け取ると、これを解読し、
クロック発生タイミングデータが読み出され、テストレ
イトクロックＢを基準として、タイミングエッジ発生信
号Ａ２をクロック発生タイミングデータの時間分だけ遅
延させたタイミングエッジＣ１，Ｃ２を順次発生し、波
形整形回路９に出力する。波形整形回路９は、タイミン
グエッジＣ１，Ｃ２を受け取ると、クロックエッジＤを
生成し出力する。
【０００３】次に、本タイミング発生装置の動作例を図
５のタイミングチャートを用いて説明する。レイト発生
回路１は、テストレイト発生信号Ａ１を受け取ると、こ
れを解読し、レイト発生タイミングデータが読み出され
る。例えば、このデータが「000,100,000」の場合、最
下位ビットからの重み付けから、250ps,500ps,1ns,2ns
・・・・とすると、このデータは8nsという意味を持つ
ことになる。なお、このレイト発生回路１は、500MHZク
ロックを入力とするカウンタにより構成されている場
合、この例のように8nsの間隔でのテストレイトクロッ
クＢを発生させるには、500MHZクロックの１周期は2ns
なので、４回分のカウントをすることによりテストレイ
トクロックＢを発生させることになる（図５のＢ）。
５のタイミングチャートを用いて説明する。レイト発生
回路１は、テストレイト発生信号Ａ１を受け取ると、こ
れを解読し、レイト発生タイミングデータが読み出され
る。例えば、このデータが「000,100,000」の場合、最
下位ビットからの重み付けから、250ps,500ps,1ns,2ns
・・・・とすると、このデータは8nsという意味を持つ
ことになる。なお、このレイト発生回路１は、500MHZク
ロックを入力とするカウンタにより構成されている場
合、この例のように8nsの間隔でのテストレイトクロッ
クＢを発生させるには、500MHZクロックの１周期は2ns
なので、４回分のカウントをすることによりテストレイ
トクロックＢを発生させることになる（図５のＢ）。
【０００４】タイミング発生回路８Ａは、タイミングエ
ッジ発生信号Ａ２を受け取ると、これを解読し、クロッ
ク発生タイミングデータが読み出される。例えば、この
データが「000,001,000」の場合、最下位ビットからの
重み付けから、250ps,500ps,1ns,2ns・・・・とする
と、このデータは2nsという意味を持つことになる。な
お、このタイミング発生回路８Ａは、500MHZクロックを
入力とするカウンタにより構成されている場合、タイミ
ングエッジ発生信号Ａ２を起点として１回分のカウント
をすることによりタイミングエッジＣ１を発生させる
（図５のＣ１）。
ッジ発生信号Ａ２を受け取ると、これを解読し、クロッ
ク発生タイミングデータが読み出される。例えば、この
データが「000,001,000」の場合、最下位ビットからの
重み付けから、250ps,500ps,1ns,2ns・・・・とする
と、このデータは2nsという意味を持つことになる。な
お、このタイミング発生回路８Ａは、500MHZクロックを
入力とするカウンタにより構成されている場合、タイミ
ングエッジ発生信号Ａ２を起点として１回分のカウント
をすることによりタイミングエッジＣ１を発生させる
（図５のＣ１）。
【０００５】タイミング発生回路８Ｂは、タイミング発
生回路８Ａと同様に、タイミングエッジ発生信号Ａ２を
受け取ると、これを解読し、クロック発生タイミングデ
ータが読み出される。例えば、このデータが「000,011,
000」の場合、このデータは6nsという意味を持つことに
なり、テストレイトクロックＡ２を起点として３回分の
カウントをすることによりタイミングエッジＣ２を発生
させる（図５のＣ２）。
生回路８Ａと同様に、タイミングエッジ発生信号Ａ２を
受け取ると、これを解読し、クロック発生タイミングデ
ータが読み出される。例えば、このデータが「000,011,
000」の場合、このデータは6nsという意味を持つことに
なり、テストレイトクロックＡ２を起点として３回分の
カウントをすることによりタイミングエッジＣ２を発生
させる（図５のＣ２）。
【０００６】波形整形回路９は、タイミングエッジＣ
１，Ｃ２を受け取ると、クロックエッジＤを生成し出力
する（図５のＤ）。この例では、波形整形回路９内は、
セットリセットフリップフロップで構成されており、セ
ット端子にはタイミングエッジＣ１，リセット端子には
タイミングエッジＣ２が接続されている。
１，Ｃ２を受け取ると、クロックエッジＤを生成し出力
する（図５のＤ）。この例では、波形整形回路９内は、
セットリセットフリップフロップで構成されており、セ
ット端子にはタイミングエッジＣ１，リセット端子には
タイミングエッジＣ２が接続されている。
【０００７】以上のような動作を繰り返すことにより、
順次にクロックエッジＤを発生させることができる。
順次にクロックエッジＤを発生させることができる。
【０００８】
【発明が解決しようとする課題】近年の半導体メモリ
は、高速インターフェース回路を備え、高速なクロック
エッジに同期してデータのやりとりが行われる。このよ
うなメモリを試験する際に、この高速クロックエッジを
上述した従来のタイミング発生装置を用いて発生させよ
うとすると、回路規模が大きくなってしまい実用的では
ない。この発明は、小規模ハードウェアでありながら、
テストレイト発生周期よりも高速なクロックエッジを連
続して発生させることができるタイミング発生装置を提
供することを目的とする。
は、高速インターフェース回路を備え、高速なクロック
エッジに同期してデータのやりとりが行われる。このよ
うなメモリを試験する際に、この高速クロックエッジを
上述した従来のタイミング発生装置を用いて発生させよ
うとすると、回路規模が大きくなってしまい実用的では
ない。この発明は、小規模ハードウェアでありながら、
テストレイト発生周期よりも高速なクロックエッジを連
続して発生させることができるタイミング発生装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の本発明の
タイミング発生装置は、テストレイトクロックを発生す
るレイト発生回路と、レイト発生タイミングデータを入
力とし、あらかじめ設定された段数分だけシフトしてク
ロック発生タイミングデータを出力するシフト回路と、
該クロック発生タイミングデータを入力アドレスとし、
次段の発振回路内の可変遅延回路に入力される可変遅延
設定データを出力する変換メモリと、前記テストレイト
クロックを入力とし、次段に接続される２つの前記発振
回路を交互に発振させるような発振イネーブル信号を出
力する発振制御回路と、該発振イネーブル信号により、
発振を開始し、発振回路内の可変遅延回路においては前
記可変遅延設定データの設定による遅延量の制御によ
り、発振周波数を可変できる２つの発振回路と、該発振
回路の出力信号の論理和をとる論理和ゲートとを備える
ことを特徴とする。また、請求項２記載の本発明のタイ
ミング発生装置は、前記クロック発生タイミングデータ
は、前記レイト発生回路内で用いるレイト発生タイミン
グデータにより、前記シフト回路を用いてあらかじめ設
定された段数分だけビットシフトされ、自動生成される
ことを特徴とする。さらに、請求項３記載の本発明のタ
イミング発生装置は、前記発振回路内の可変遅延回路の
遅延量は、発振回路内の固定遅延分を考慮し、所望する
タイミングにてクロックエッジが出力できるように調整
することとし、前記変換メモリは、前記クロック発生タ
イミングデータを入力アドレスとし、前記発振回路の固
定遅延量を発振回路に入力する可変遅延設定データとし
て格納する変換テーブルを記憶することを特徴とする。
さらに、請求項４記載の本発明のタイミング発生装置
は、前記発振回路内で用いる可変遅延回路は立ち上り時
間，立ち下り時間を個別に調整することが可能であり、
前記変換メモリには、前記立ち上がり時間と立ち下がり
時間に対応した、２種類の可変遅延設定データをそれぞ
れ格納し、前記クロックエッジのパルス幅を調整するこ
とができることを特徴とする。
タイミング発生装置は、テストレイトクロックを発生す
るレイト発生回路と、レイト発生タイミングデータを入
力とし、あらかじめ設定された段数分だけシフトしてク
ロック発生タイミングデータを出力するシフト回路と、
該クロック発生タイミングデータを入力アドレスとし、
次段の発振回路内の可変遅延回路に入力される可変遅延
設定データを出力する変換メモリと、前記テストレイト
クロックを入力とし、次段に接続される２つの前記発振
回路を交互に発振させるような発振イネーブル信号を出
力する発振制御回路と、該発振イネーブル信号により、
発振を開始し、発振回路内の可変遅延回路においては前
記可変遅延設定データの設定による遅延量の制御によ
り、発振周波数を可変できる２つの発振回路と、該発振
回路の出力信号の論理和をとる論理和ゲートとを備える
ことを特徴とする。また、請求項２記載の本発明のタイ
ミング発生装置は、前記クロック発生タイミングデータ
は、前記レイト発生回路内で用いるレイト発生タイミン
グデータにより、前記シフト回路を用いてあらかじめ設
定された段数分だけビットシフトされ、自動生成される
ことを特徴とする。さらに、請求項３記載の本発明のタ
イミング発生装置は、前記発振回路内の可変遅延回路の
遅延量は、発振回路内の固定遅延分を考慮し、所望する
タイミングにてクロックエッジが出力できるように調整
することとし、前記変換メモリは、前記クロック発生タ
イミングデータを入力アドレスとし、前記発振回路の固
定遅延量を発振回路に入力する可変遅延設定データとし
て格納する変換テーブルを記憶することを特徴とする。
さらに、請求項４記載の本発明のタイミング発生装置
は、前記発振回路内で用いる可変遅延回路は立ち上り時
間，立ち下り時間を個別に調整することが可能であり、
前記変換メモリには、前記立ち上がり時間と立ち下がり
時間に対応した、２種類の可変遅延設定データをそれぞ
れ格納し、前記クロックエッジのパルス幅を調整するこ
とができることを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につき
図を参照して詳細に説明する。本発明によるタイミング
発生装置の構成を図１に示す。この図において、１はレ
イト発生回路，２は制御回路，３はシフト回路，４は変
換メモリ，５Ａ，５Ｂは発振回路，６は発振制御回路，
７は論理和ゲートである。
図を参照して詳細に説明する。本発明によるタイミング
発生装置の構成を図１に示す。この図において、１はレ
イト発生回路，２は制御回路，３はシフト回路，４は変
換メモリ，５Ａ，５Ｂは発振回路，６は発振制御回路，
７は論理和ゲートである。
【００１１】レイト発生回路１は、制御回路２からのテ
ストレイト発生信号Ａを受け取ると、この信号からレイ
ト発生タイミングデータＢを解読し、シフト回路３へ出
力する。また、このデータからテストレイトクロックＣ
を発生し、発振制御回路６に出力する。
ストレイト発生信号Ａを受け取ると、この信号からレイ
ト発生タイミングデータＢを解読し、シフト回路３へ出
力する。また、このデータからテストレイトクロックＣ
を発生し、発振制御回路６に出力する。
【００１２】シフト回路３は、受け取ったレイト発生タ
イミングデータＢをあらかじめ設定された段数分だけ、
シフトさせ、クロック発生タイミングデータＤとして変
換メモリ４に出力する。
イミングデータＢをあらかじめ設定された段数分だけ、
シフトさせ、クロック発生タイミングデータＤとして変
換メモリ４に出力する。
【００１３】変換メモリ４は、受け取ったクロック発生
タイミングデータＤを入力アドレスとし、このアドレス
に対応し、あらかじめ格納されている可変遅延設定デー
タＥを読み出し、発振回路５Ａ，５Ｂに出力する。
タイミングデータＤを入力アドレスとし、このアドレス
に対応し、あらかじめ格納されている可変遅延設定デー
タＥを読み出し、発振回路５Ａ，５Ｂに出力する。
【００１４】一方、発振制御回路６は、受け取ったテス
トレートクロックＣにより、このクロックに対応して、
次段に接続される発振回路５Ａ，５Ｂに対して交互に発
振するような発振イネーブル信号Ｆ１，Ｆ２を出力す
る。
トレートクロックＣにより、このクロックに対応して、
次段に接続される発振回路５Ａ，５Ｂに対して交互に発
振するような発振イネーブル信号Ｆ１，Ｆ２を出力す
る。
【００１５】発振回路５Ａは、図２に示すように、論理
積ゲート８１と可変遅延回路８２をリング状にした構成
となっている。発振イネーブル信号Ｆ１は、論理積ゲー
ト８１の一方の端子に接続されており、可変遅延設定デ
ータＥは可変遅延回路８２の遅延量をコントロールする
端子に接続されている。
積ゲート８１と可変遅延回路８２をリング状にした構成
となっている。発振イネーブル信号Ｆ１は、論理積ゲー
ト８１の一方の端子に接続されており、可変遅延設定デ
ータＥは可変遅延回路８２の遅延量をコントロールする
端子に接続されている。
【００１６】発振回路５Ａは、発振イネーブル信号Ｆ１
を受け取ると、その信号を受け取っている間のみ論理積
ゲート８１が開いて発振する。そして、可遅延回路８２
を通過する際には、可変遅延設定データＥに対応し遅延
量の調整がなされているので、所望するタイミングの周
期で発振し、この発振クロックを取り出して発振クロッ
クＧ１が出力される。
を受け取ると、その信号を受け取っている間のみ論理積
ゲート８１が開いて発振する。そして、可遅延回路８２
を通過する際には、可変遅延設定データＥに対応し遅延
量の調整がなされているので、所望するタイミングの周
期で発振し、この発振クロックを取り出して発振クロッ
クＧ１が出力される。
【００１７】発振回路５Ｂは、発振回路５Ａと同様な回
路構成となっており、発振イネーブル信号Ｆ２を受け取
ると、その信号を受け取っている間のみ論理積ゲート８
１が開いて発振する。そして、可変遅延回路８２を通過
する際には、可変遅延設定データＥに対応し遅延量の調
整がなされているので、所望するタイミングの周期で発
振し、この発振クロックを取り出して発振クロックＧ２
が出力される。
路構成となっており、発振イネーブル信号Ｆ２を受け取
ると、その信号を受け取っている間のみ論理積ゲート８
１が開いて発振する。そして、可変遅延回路８２を通過
する際には、可変遅延設定データＥに対応し遅延量の調
整がなされているので、所望するタイミングの周期で発
振し、この発振クロックを取り出して発振クロックＧ２
が出力される。
【００１８】論理和ゲート７は、発振クロックＧ１と発
振クロックＧ２との論理和をとることにより、連続した
高速クロックエッジＨとして出力される。
振クロックＧ２との論理和をとることにより、連続した
高速クロックエッジＨとして出力される。
【００１９】次に、このタイミング発生装置のタイミン
グチャート(図３)を用いて、さらに詳しく説明する。本
発明による高速クロックエッジ発生は、４つのクロック
エッジを１テストレイト内に1/4周期間隔で出力させる
ものとする。つまり、シフト回路３においては、入力さ
れたレイト発生タイミングデータＢを３段シフトさせ
て、クロック発生タイミングデータＤを自動生成するの
である。
グチャート(図３)を用いて、さらに詳しく説明する。本
発明による高速クロックエッジ発生は、４つのクロック
エッジを１テストレイト内に1/4周期間隔で出力させる
ものとする。つまり、シフト回路３においては、入力さ
れたレイト発生タイミングデータＢを３段シフトさせ
て、クロック発生タイミングデータＤを自動生成するの
である。
【００２０】まず、制御回路２から出力されるテストレ
イト発生信号Ａをレイト発生回路１が受け取ると、この
信号からレイト発生タイミングデータＢ「000,100,00
0」を解読する。このデータは、最下位ビットからの重
み付けから、250ps,500ps,1ns,2ns・・・・とすると、
8nsという意味を持つことになる。このレート発生タイ
ミングデータＢ「000,100,000」はシフト回路３に出力
される。
イト発生信号Ａをレイト発生回路１が受け取ると、この
信号からレイト発生タイミングデータＢ「000,100,00
0」を解読する。このデータは、最下位ビットからの重
み付けから、250ps,500ps,1ns,2ns・・・・とすると、
8nsという意味を持つことになる。このレート発生タイ
ミングデータＢ「000,100,000」はシフト回路３に出力
される。
【００２１】なお、このレイト発生回路１は、500MHZク
ロックを入力とするカウンタにより構成されている場
合、この例のように 8nsの間隔でテストレイトクロック
Ｃを発生させるには、４回分のカウントすることにより
テストレイトクロックＣを発生させることになる。
ロックを入力とするカウンタにより構成されている場
合、この例のように 8nsの間隔でテストレイトクロック
Ｃを発生させるには、４回分のカウントすることにより
テストレイトクロックＣを発生させることになる。
【００２２】このようにして順次、テストレイト発生信
号Ａを受け取るとレイト発生タイミングデータＢを解読
して出力させ、また、テストレイトクロックＣも順次発
生させる（図３のＣ）。
号Ａを受け取るとレイト発生タイミングデータＢを解読
して出力させ、また、テストレイトクロックＣも順次発
生させる（図３のＣ）。
【００２３】シフト回路３は受け取ったレイト発生タイ
ミングデータＢ「000,100,000」を３段シフトさせて、
クロック発生タイミングデータＤ「000,000,100」を自
動生成し、変換メモリ４に出力する。なお、このデータ
は 1nsという意味を持つ。変換メモリ４は、受け取った
クロック発生タイミングデータＤ「000,000,100」を入
力アドレスとし、可変遅延データＥを読み出し、次段の
発振回路５Ａ，５Ｂに出力する。
ミングデータＢ「000,100,000」を３段シフトさせて、
クロック発生タイミングデータＤ「000,000,100」を自
動生成し、変換メモリ４に出力する。なお、このデータ
は 1nsという意味を持つ。変換メモリ４は、受け取った
クロック発生タイミングデータＤ「000,000,100」を入
力アドレスとし、可変遅延データＥを読み出し、次段の
発振回路５Ａ，５Ｂに出力する。
【００２４】この例の場合、1nsでクロックエッジを発
生させたいが、発振回路内の固定遅延として、立ち上が
りエッジ が500ps，立ち下がりエッジが250psあるもの
とすると、不足分の遅延量は、可変遅延回路８２にて補
う。つまり、変換メモリ４の入力アドレス「000,001,00
0」に対応して読み出される可変遅延設定データＥは、
立ち上がりエッジ 500psに相当する遅延データ「000,00
0,010」、立ち下がりエッジ250psに相当する可変遅延デ
ータ「000,000,001」をあらかじめ格納しておく。
生させたいが、発振回路内の固定遅延として、立ち上が
りエッジ が500ps，立ち下がりエッジが250psあるもの
とすると、不足分の遅延量は、可変遅延回路８２にて補
う。つまり、変換メモリ４の入力アドレス「000,001,00
0」に対応して読み出される可変遅延設定データＥは、
立ち上がりエッジ 500psに相当する遅延データ「000,00
0,010」、立ち下がりエッジ250psに相当する可変遅延デ
ータ「000,000,001」をあらかじめ格納しておく。
【００２５】発振制御回路６は、受け取ったテストレイ
トクロックＣから、このクロックに対応して次段に接続
される発振回路５Ａ，５Ｂに対して交互に発振するよう
な発振イネーブル信号Ｆ１，Ｆ２を出力する（図３のＦ
１，Ｆ２）。
トクロックＣから、このクロックに対応して次段に接続
される発振回路５Ａ，５Ｂに対して交互に発振するよう
な発振イネーブル信号Ｆ１，Ｆ２を出力する（図３のＦ
１，Ｆ２）。
【００２６】発振回路５Ａは、発振イネーブル信号Ｆ１
を受け取ると発振を開始する。なお、発振回路５Ａ内の
可変遅延回路８２を通過する際には、あらかじめ設定さ
れている遅延量分だけ、信号を遅延させる。このように
して発振した信号を発振クロックＧ１として取り出し、
論理和ゲート７に出力する（図３のＧ１）。
を受け取ると発振を開始する。なお、発振回路５Ａ内の
可変遅延回路８２を通過する際には、あらかじめ設定さ
れている遅延量分だけ、信号を遅延させる。このように
して発振した信号を発振クロックＧ１として取り出し、
論理和ゲート７に出力する（図３のＧ１）。
【００２７】同様にして、発振回路５Ｂは、発振イネー
ブル信号Ｆ２を受け取ると発振を開始し、発振した信号
は発振クロックＧ２として取り出し、論理和ゲート７に
出力される（図３のＧ２）。
ブル信号Ｆ２を受け取ると発振を開始し、発振した信号
は発振クロックＧ２として取り出し、論理和ゲート７に
出力される（図３のＧ２）。
【００２８】論理和ゲート７は、２つの発振クロックＧ
１とＧ２との論理和をとることにより、連続した高速ク
ロックエッジＨを出力する（図３のＨ）。
１とＧ２との論理和をとることにより、連続した高速ク
ロックエッジＨを出力する（図３のＨ）。
【００２９】
【発明の効果】以上、説明したように、本発明によれ
ば、小規模なハードウェアにより、テストパターン発生
周期よりも高速なクロックエッジを連続発生させること
が実現できるという効果が得られる。
ば、小規模なハードウェアにより、テストパターン発生
周期よりも高速なクロックエッジを連続発生させること
が実現できるという効果が得られる。
【図１】 本発明のタイミング発生装置の一実施例を示
すブロック図。
すブロック図。
【図２】 本発明のタイミング発生装置における発振回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図３】 本発明のタイミング発生装置のタイミングチ
ャート。
ャート。
【図４】 従来のタイミング発生装置の一例を示すブロ
ック図。
ック図。
【図５】 従来のタイミング発生装置のタイミングチャ
ート。
ート。
１ レイト発生回路 ２ 制御回路 ３ シフト回路 ４ 変換メモリ ５Ａ，５Ｂ 発振回路 ６ 発振制御回路 ７ 論理和ゲート ８Ａ，８Ｂ タイミング発生回路 ９ 波形整形回路
Claims (4)
- 【請求項１】 テストレイトクロックを発生するレイト
発生回路と、レイト発生タイミングデータを入力とし、
あらかじめ設定された段数分だけシフトしてクロック発
生タイミングデータを出力するシフト回路と、 該クロック発生タイミングデータを入力アドレスとし、
次段の発振回路内の可変遅延回路に入力される可変遅延
設定データを出力する変換メモリと、 前記テストレイトクロックを入力とし、次段に接続され
る２つの前記発振回路を交互に発振させるような発振イ
ネーブル信号を出力する発振制御回路と、 該発振イネーブル信号により、発振を開始し、発振回路
内の可変遅延回路においては前記可変遅延設定データの
設定による遅延量の制御により、発振周波数を可変でき
る２つの発振回路と、 該発振回路の出力信号の論理和をとる論理和ゲートとを
備えることを特徴とするタイミング発生装置。 - 【請求項２】 前記クロック発生タイミングデータは、
前記レイト発生回路内で用いるレイト発生タイミングデ
ータにより、前記シフト回路を用いてあらかじめ設定さ
れた段数分だけビットシフトされ、自動生成されること
を特徴とする請求項１記載のタイミング発生装置。 - 【請求項３】 前記発振回路内の可変遅延回路の遅延量
は、発振回路内の固定遅延分を考慮し、所望するタイミ
ングにてクロックエッジが出力できるように調整するこ
ととし、前記変換メモリは、前記クロック発生タイミン
グデータを入力アドレスとし、前記発振回路の固定遅延
量を発振回路に入力する可変遅延設定データとして格納
する変換テーブルを記憶することを特徴とする請求項１
記載のタイミング発生装置。 - 【請求項４】 前記発振回路内で用いる可変遅延回路は
立ち上り時間，立ち下り時間を個別に調整することが可
能であり、前記変換メモリには、前記立ち上がり時間と
立ち下がり時間に対応した、２種類の可変遅延設定デー
タをそれぞれ格納し、前記クロックエッジのパルス幅を
調整することができることを特徴とする請求項３記載の
タイミング発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330053A JP2000155159A (ja) | 1998-11-19 | 1998-11-19 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330053A JP2000155159A (ja) | 1998-11-19 | 1998-11-19 | タイミング発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000155159A true JP2000155159A (ja) | 2000-06-06 |
Family
ID=18228261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330053A Pending JP2000155159A (ja) | 1998-11-19 | 1998-11-19 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000155159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102045042B (zh) * | 2009-10-19 | 2013-03-27 | 京元电子股份有限公司 | 使用于半导体元件测试的频率信号产生方法 |
-
1998
- 1998-11-19 JP JP10330053A patent/JP2000155159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102045042B (zh) * | 2009-10-19 | 2013-03-27 | 京元电子股份有限公司 | 使用于半导体元件测试的频率信号产生方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |