JPH05259839A

JPH05259839A - 改善されたパルス幅分解能を有する波形を発生するデータ処理システムおよびその方法

Info

Publication number: JPH05259839A
Application number: JP4305863A
Authority: JP
Inventors: John A Langan; ジョン・エー・ランガン; Robert J Amedeo; ロバート・ジェイ・アメデオ; Roberto M Frontera; ロバート・エム・フロンテラ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1991-11-04
Filing date: 1992-10-21
Publication date: 1993-10-08
Also published as: US5293628A; EP0540949A2; EP0540949A3

Abstract

(57)【要約】（修正有）【目的】改善されたパルス幅分解能を有する出力波形
２２を発生することのできるデータ処理システム１０を
提供する。【構成】一つの例では、このシステムは、システムの
動作周波数で動作する入力クロック２０によって繰り上
げられるカウンタ３４を利用する。カウンタ３４を１で
繰り上げずに、カウンタ３４は２の累乗で繰り上げら
れ、そのためカウンタ３４は２の累乗で高速にカウント
するようになる。しかし、カウンタ３４の有効分解能を
向上させるため、出力波形２２の第２エッジは所望のデ
ューティ・サイクルおよび期間に応じて正しく調整しな
ければならない。その結果、２の累乗のより高い分解能
を発生し、しかも入力クロック２０としてシステムの動
作周波数を利用するカウンタ３４が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にデータ・プロセ
ッサに関し、さらに詳しくは、デジタル・データ・プロ
セッサにおける波形発生に関する。

【０００２】

【従来の技術】現在マイクロコンピュータは、単純な家
電機器から複雑な自動車までさまざまな製品を制御する
ために用いられている。マイクロコンピュータによって
実行される重要な用途の一つにタイミング制御がある。
タイミング制御も、極めて単純なものから極めて複雑な
ものまでさまざまである。家電機器では、機器を制御す
るため２つの事象の間でどれだけ時間が経過したかを計
数するためにのみマイクロコンピュータを必要とする。
一方、自動車では、自動車エンジンを制御するため、複
雑な波形を発生または識別するためにタイマを必要とす
る。

【０００３】制御以外のタイマ機能の重要な用途とし
て、通信システム用のクロックの発生がある。通信シス
テムは、複数の場所の間でデータを転送する。さまざま
なデータ・ビットをいつ送出するかを判定するため、一
つまたはそれ以上のクロックを必要とする通信システム
もある。タイマは、通信システムが必要とするクロック
を発生するために利用できる便利な装置である。タイマ
は、制御や通信情報のクロック以外の目的に利用できる
広い範囲の出力波形を生成するために用いることができ
る。

【０００４】タイマについて議論するためには、期間(p
eriod)，サイクル，周波数，パルス幅およびデューティ
・サイクルなどの基本的な用語を定義する必要がある。
期間およびサイクルは、本明細書では同義的に用いられ
ている。波形の期間またはサイクルとは、波形の任意の
２つの立ち上がりエッジまたは任意の２つの立ち下がり
エッジの間の時間の長さである。波形の周波数とは、期
間の逆数、すなわち周波数＝１／周期である。期間が増
加するにつれて、周波数は低下する。従って、長い期間
の波形は低い周波数を有する。

【０００５】波形のパルス幅とは、パルスがＨ(high)ま
たはＬ(low) のいずれかの所定の状態に維持される時間
の長さである。波形のデューティ・サイクルとは、全波
形期間の間に波形がＨである時間の割合である。例え
ば、７０％デューティ・サイクルを有する波形は、全期
間の７０％がＨであり、残りの３０％がＬである。５０
％デューティ・サイクルを有する波形は、全期間の５０
％がＨであり、残りの５０％がＬである。２０％デュー
ティ・サイクルを有する波形は、全期間の２０％がＨで
あり、残りの８０％がＬである。

【０００６】多くのタイマは、入力クロック，カウンタ
およびある種の比較論理を利用することによって動作す
る。カウンタは、初期開始時間から経過した時間の長さ
を記録するために用いられる。カウンタは、入力クロッ
クの第１エッジによって繰り上げられる。入力クロック
の第２エッジにおいて、カウンタの内容は前もってプロ
グラムされた値と比較され、この２つの値が一致するか
どうか判定する。一致する場合、タイマは初期開始時間
から十分な長さの時間が経過したと判断する。次に、タ
イマは割込みを起こさせたり、出力ピン上に値を駆動す
るなど、適切な機能を実行する。一致しない場合、タイ
マは初期開始時間から十分な長さの時間が経過していな
いと判断し、入力クロックの次のエッジにおいてカウン
タは再び繰り上げられる。

【０００７】カウンタ値は各繰り上げごとに変化するの
で、カウンタが繰り上げられる度に比較演算を実行しな
ければならない。各繰り上げ後に比較が実行されない場
合、一致が生じてもそれが検出されないままになること
がある。入力クロックの各期間の間には、２つのエッジ
しかない。第１エッジはカウンタを繰り上げるために用
いられ、第２エッジは比較演算をトリガするために用い
られる。その結果、カウンタは入力クロックの各期間の
間に一回しか繰り上げることができない。そのため、カ
ウンタがカウントできる有効レート(effective rate)
は、入力クロックの周波数によって制限される。入力ク
ロック周波数「Ｆ」を有する標準的なカウンタは、この
「Ｆ」のレートでしかカウントできない。例えば、入力
クロックが６メガヘルツのカウンタは６メガヘルツのレ
ートでしかカウントできない。

【０００８】

【発明が解決しようとする課題】カウンタがカウントで
きるレートは、タイマの分解能を決定する。既存のタイ
マの分解能は、入力クロックの周波数によって制限され
る。多くのマイクロコンピュータ利用者は、より高い分
解能のタイマを希望している。残念ながら、タイマの分
解能を増加するため入力クロックの周波数を単に増加す
るという安易な解決方法は、一般に有効な方法ではな
い。一般に、タイマへの入力クロックはマイクロコンピ
ュータ全体において動作する最も高速なシステム・クロ
ックである。このシステム・クロックの速度を増加する
ことは、タイマのみならず、システムのすべての部分に
影響を与える。マイクロコンピュータ内の一部の回路
は、特定の最大周波数以上では正しく動作せず、それに
この最大周波数はタイマにおいて必要な分解能を得るた
めに十分高くないことがある。

【０００９】

【課題を解決するための手段】上記の必要性は本発明に
よって満たされ、それ以外の利点も実現される。一例で
は、本発明は低減されたパルス幅分解能期間を有する出
力信号を発生する装置およびその方法によって構成され
る。このデータ処理システムは、制御信号を与えるデー
タ・プロセッサと、所定の期間のクロック信号を与える
クロック発生器と、論理手段とによって構成される。論
理手段は、クロック信号に結合されたクロック入力と、
データ・プロセッサに結合され、制御信号を受信する制
御入力と、出力信号とを有する。この出力信号は、制御
信号によって決定されるパルス幅と、クロックの所定の
期間を２の累乗で除した値に等しいパルス幅分解能期間
とを有する。論理手段は、制御信号に応答して出力信号
を長くするため、出力信号を所定の量で選択的に調整す
る。

【００１０】

【実施例】本明細書では、信号，状態ビットまたは同様
な装置を論理真状態または論理偽状態にする場合に、そ
れぞれ「アサート(assert)」および「ネゲート(negat
e)」という用語を用いている。数値の前の「％」記号
は、この数値が２進数または２の基数で表されているこ
とを示す。

【００１１】第１図は、従来のタイミング装置によって
発生される出力波形Ａ，Ｂ，Ｃを示す。従来のタイミン
グ装置は、入力クロックの１期間に等しいパルス幅分解
能期間（ＰＷＲＰ：pulse width resolution period)を
有する。

【００１２】パルス幅分解能期間（ＰＷＲＰ）は波形を
発生する装置の特性であるが、一つの波形そのものの特
性ではない。装置のＰＷＲＰは、この装置が発生するこ
とのできる同一パルス幅にできるだけ近いパルス幅を有
する２つのパルスの持続時間(duration)を比較すること
によって決定される。例えば、第１図の従来例を参照し
て、波形Ａ，Ｂ，Ｃのパルス幅の持続時間は、従来のタ
イミング装置が発生することのできる同一パルス幅にで
きるだけ近い。ＰＷＲＰを求めるため、最も短いパルス
（出力波形Ａ）のパルス幅と、次に短いパルス（出力波
形Ｂ）のパルス幅とが比較される。この２つのパルスの
持続時間の差は、「ＰＷＲＰ」と記された時間の長さで
ある。従来のタイミング装置のＰＷＲＰは、入力クロッ
クの１期間に等しい。このタイミング装置のＰＷＲＰ
は、同じ構成を用いてこの装置が発生する他のすべての
波形についても一定のままである。例えば、出力波形
Ｂ，Ｃも持続時間は入力クロックの１期間だけ異なる。

【００１３】装置のパルス幅分解能期間は時間単位で測
定され、多くの用途では、装置のＰＷＲＰはできるだけ
小さいほうが有利である。小さなＰＷＲＰにより、大き
なＰＷＲＰの装置では発生できない中間パルス幅を有す
るパルスを装置が発生できるようになる。これらの中間
パルス幅は、タイミング装置によって発生されるパルス
を受信し、利用するステッパ・モータや通信受信機など
の特定の周辺装置で必要とされることがある。

【００１４】上述のように、図１は従来のタイミング装
置によって発生される出力波形Ａ，Ｂ，Ｃを示してい
る。従来の装置は、３ビット・カウンタ（図示せず）へ
の入力として入力クロック信号を利用している。このカ
ウンタは、入力クロック信号の一つおきのエッジごとに
繰り上げられる。図１の各矢印は、このカウンタの繰り
上げを示す。矢印の上の数値は、繰り上げが行なわれる
前にカウンタに含まれる値を示す。この３ビット・カウ
ンタは値０から開始し、カウンタが最大カウント値７を
含むまで１づつ繰り上がる。カウンタが値７を収容し
て、１だけ繰り上げられると、カウンタは０にロールオ
ーバする（戻る）。入力クロックの残りのエッジ、すな
わちこの例では立ち上がりエッジは、比較演算（図示せ
ず）のために用いられ、カウンタを繰り上げるために用
いることはできない。

【００１５】図２は、本発明によって提供される従来技
術に対する改善を示す。タイマに対する入力クロックの
周波数を増加させずに、タイマの分解能を増加する方法
が必要とされている。

【００１６】図２は、本発明の一つの実施例によって発
生される出力波形Ｄ，Ｅ，Ｆを示す。この実施例は、従
来技術と同じ入力クロック信号を用いている。この入力
クロック信号は、４ビット・カウンタ（図示せず）に対
する入力として用いられる。従来技術の場合と同様に、
カウンタは入力クロック信号の一つおきのエッジで繰り
上げられる。図２の各矢印は、カウンタの繰り上げを示
す。矢印の上の数値は、繰り上げが行なわれる前のカウ
ンタに含まれる値を示す。この４ビット・カウンタは値
０から開始し、２づつ繰り上げて値１４までカウントす
る。カウンタが値１４を収容して、２だけ繰り上げられ
ると、カウンタは０にロールオーバする。入力クロック
の残りのエッジ、すなわちこの例では立ち上がりエッジ
は、比較演算（図示せず）のために用いられ、カウンタ
を繰り上げるために用いることはできない。

【００１７】図２に示すＰＷＲＰは入力クロックの１期
間の１／２であり、本発明の一つの実施例によって発生
されている。従って、図示の実施例のＰＷＲＰは、同じ
入力クロック期間を用いる従来のＰＷＲＰの１／２であ
る。これは従来技術に比べて大きな改善である。本発明
は、２倍の性能を得るために、従来の装置を少数の回路
によって修正することを可能にする。装置のＰＷＲＰを
入力クロックの１期間から入力クロックの１／２期間に
低減することにより、性能は２倍になる。図２に示す性
能の向上は従来技術の２倍にすぎないが、本発明により
４倍増の性能，８倍増の性能が可能になり、実際には２
^N 倍増の性能（ただし、Ｎは整数）が可能になる。

【００１８】図３はデータ処理システム１０を示し、こ
のデータ処理システムはデータ・プロセッサ１２，クロ
ック発生器１４および高分解能カウンタ・モジュール１
６を有する。高分解能カウンタ・モジュール１６は、デ
ータ処理システム１０内のタイマまたはシリアル・サブ
システム１８の一部であってもよい。クロック発生器１
４は入力クロック２０を発生し、この入力クロック２０
は高分解能カウンタ・モジュール１６への入力である。
高分解能カウンタ・モジュール１６は、出力波形２２を
発生する。

【００１９】データ・プロセッサ１２は、デューティ制
御信号２４，分解能制御信号２６，極性信号２８および
リセット信号３０を含むいくつかの制御信号を高分解能
カウンタ・モジュール１６に出力する。本実施例では、
デューティ制御信号２４は複数の信号であるが、他の実
施例では一つの信号のみを用いて、データ・プロセッサ
１２から高分解能カウンタ・モジュール１６にデューテ
ィ制御信号を送出してもよい。

【００２０】本発明では、デューティ制御情報はデータ
・プロセッサ１２から高分解能カウンタ・モジュール１
６に送出しなければならない。残りの制御信号、すなわ
ち分解能制御信号２６，極性信号２８およびリセット信
号３０は任意である。これらの３つの制御信号は本発明
のこの実施例において用いられているが、これらの信号
は必ずしも必要ではない。

【００２１】さらに図３を参照して、高分解能カウンタ
・モジュール１６は、出力波形２２を発生するため、入
力クロック２０と、データ・プロセッサ１２からのすべ
ての制御入力とを利用する。出力波形２２は、入力クロ
ック２０の期間を２の累乗で除した値に等しいパルス幅
分解能期間（ＰＷＲＰ）を有するように発生することが
できる。従来の同様な装置は、入力クロック２０の期間
に等しいＰＷＲＰを有する出力波形しか発生することが
できない。これは、従来の装置の欠点であった。多くの
用途では、装置はできるだけ小さいＰＷＲＰを有するこ
とが有利である。小さなＰＷＲＰにより、大きなＰＷＲ
Ｐを有する装置によって発生できない中間パルス幅を有
するパルスを装置が発生できるようになる。これらの中
間パルス幅は、タイミング装置によって発生されるパル
スを受信したり、用いるステッパ・モータや通信受信機
などの特定の周辺装置で必要とされることがある。

【００２２】図４は、図３の高分解能カウンタ・モジュ
ール１６の構造をさらに詳細に示す。高分解能カウンタ
・モジュール１６は、デューティ比較論理回路３２，カ
ウンタ３４，分解能選択論理回路３６および波形終了・
エッジ調整論理回路(waveform completion and edge ad
justment logic) ３８を含む。カウンタ３４はＮ個のカ
ウンタ段回路をを含み、そのうち４つのカウンタ段回
路、すなわちカウンタ段０回路４０ａ，カウンタ段１回
路４０ｂ，カウンタ段２回路４０ｃおよびカウンタ段Ｎ
回路４０ｄが示されている。

【００２３】デューティ比較論理３２は、入力としてデ
ューティ制御信号２４を受け取る。また、デューティ比
較論理３２は各カウンタ段、すなわちカウンタ段０回路
４０ａ，カウンタ段１回路４０ｂ，カウンタ段２回路４
０ｃおよびカウンタ段Ｎ回路４０ｄの内容を入力として
受け取る。デューティ比較論理３２は２つの出力信号、
すなわちデューティ比較一致信号４２およびエッジ調整
信号４４を発生し、これらの信号は波形終了・エッジ調
整論理３８への入力である。

【００２４】分解能制御信号２６は、分解能選択論理３
６および波形終了・エッジ調整論理３８への入力であ
る。同様に、入力クロック２０も分解能選択論理３６お
よび波形終了・エッジ調整論理３８への入力である。分
解能選択論理３６は、カウンタ段０回路４０ａへの入力
として段０入力信号４６を出力する。また、分解能選択
論理３６は、カウンタ段１回路４０ｂへの入力として段
１入力信号４８を出力する。カウンタ段０回路４０ａ
は、分解能選択論理３６への入力として段０出力信号５
０を出力する。カウンタ段Ｎ回路４０ｄは、波形終了・
エッジ調整論理３８への入力として期間終了(end of pe
riod) 信号５２を出力する。

【００２５】極性信号２８およびリセット信号３０は共
に、波形終了・エッジ調整論理３８への入力である。波
形終了・エッジ調整論理３８は、出力波形２２を発生す
る。図４はＮ段またはＮビットのカウンタを示している
が、以下で説明する特定の実施例は図２に示す出力波形
を発生することのできる４ビット・カウンタである。４
ビット・カウンタからＮビット・カウンタに拡大するた
めには、さらに多くのカウンタ段を追加して、デューテ
ィ比較論理３２において既存の論理を反復するだけでよ
い。従って、本実施例では、Ｎ＝４であり、カウンタ３
４は４ビット・カウンタである。

【００２６】動作中、カウンタ３４はカウント機能を実
行する。カウンタ段の一つは入力として入力クロック２
０を受け取る。どのカウンタ段が入力として入力クロッ
ク２０を受け取るかによって、カウンタ３４が１，２，
４または２^N でカウントまたは繰り上がるかが決まる。

【００２７】各期間において、入力クロック２０は２つ
のエッジを有する。入力クロック２０の第１エッジにお
いて、カウンタは１，２，４または２^N で繰り上げられ
る。入力クロック２０の第２エッジにおいて、カウンタ
３４の内容（すなわち各カウンタ段４０ａ，４０ｂ，４
０ｃ，４０ｄの内容）はデューティ比較論理３２内のユ
ーザによってプログラムされた値と比較され、一致して
いるかどうか判定する。入力クロック２０の次の第１エ
ッジにおいて、カウンタは再び繰り上げられて、この繰
り上げと比較のサイクルは一致が見つかるまで続けられ
る。

【００２８】一致が見つかると、デューティ比較一致信
号４２がアサートされ、出力波形２２の論理状態は波形
終了・エッジ調整論理３８によって反転しなければなら
ないことを示す。カウンタ３４は、カウントを継続す
る。カウンタ３４が最大カウント値に達し、最小カウン
ト値にロールオーバすると、カウンタ段Ｎ回路４０ｄは
期間終了信号５２を発生し、この信号は出力波形２２の
期間の終了に達したことを示し、出力波形２２の論理状
態は波形終了・エッジ調整論理３８によって再度反転し
なければならないことを示す。従って、出力波形２２の
期間は、カウンタ３４が最小カウント値から最大カウン
ト値まで繰り上げ、それからまた最小カウント値までロ
ールオーバするまでに要する時間によって決定される。

【００２９】本発明では、出力波形２２の期間は、実際
に利用されるカウンタ３４の段数を選択することにより
プログラムすることが可能である。カウンタ３４が利用
する段数が多いほど、最大カウント値は高くなる。最大
カウント値が高いほど、最小カウント値から最大カウン
ト値までカウントするのに多くの時間がかかり、そのた
め出力波形２２の期間も長くなる。例えば、ユーザがカ
ウンタ３４の３つの段しか利用しない場合、カウンタ段
２回路４０ｃの出力はこれよりも高いすべてのカウンタ
段を直接通過して、期間終了信号５２としてカウンタ段
Ｎ回路４０ｄから出力される。カウンタ段を利用する場
合、その前段からの入力は通過せず、この入力は桁上が
り(carry in)ビットとして受信側のカウンタ段によって
利用される。

【００３０】デューティ制御信号２４は、出力波形２２
のデューティ・サイクルを決定する。出力波形２２のデ
ューティ・サイクルは、波形期間全体において出力波形
２２がＨ(high)となる時間の割合である。しかし、極性
信号２８が出力波形２２の極性が反転されていることを
示す場合には、出力波形２２のデューティ・サイクルは
波形期間全体において出力波形２２がＬ(low) となる時
間の割合であることに留意されたい。

【００３１】本発明の開示される実施例では、デューテ
ィ制御信号２４は入力クロック２０の半サイクルまたは
半期間の数を表す。出力波形２２の極性が反転されてい
ない場合、デューティ制御信号２４によって伝送される
値「２」は、出力波形２２が入力クロック２０の「２」
半期間（すなわち全１期間）においてＨであることを示
す。図２の出力波形Ｄは、デューティ制御信号２４の値
が「２」である出力波形２２を示している。デューティ
制御信号２４によって伝送される値「３」は、出力波形
２２が入力クロック２０の「３」半期間においてＨであ
ることを示す。図２の出力波形Ｅは、デューティ制御信
号２４の値が「３」である出力波形２２を示している。
同様に、デューティ制御信号２４によって伝送される値
「４」は、出力波形２２が入力クロック２０の「４」半
期間（すなわち全２期間）においてＨであることを示
す。図２の出力波形Ｆは、デューティ制御信号２４の値
が「４」である出力波形２２を示している。

【００３２】図２の出力波形Ｄ，Ｆは共に「偶数」のデ
ューティ制御信号２４の値を有していることに留意され
たい。出力波形Ｄは入力クロック２０の「２」半期間に
おいてＨであり、出力波形Ｆは入力クロック２０の
「４」半期間においてＨである。図２に示す出力波形を
発生したカウンタ３４は２で繰り上げられていたので、
カウンタ３４は０から２，４，６と繰り上げ、カウンタ
３４の最大偶数値まで繰り上げて、その後再び０にロー
ルオーバしている。従って、カウンタがカウント値
「２」を収容すると、カウンタ３４はデューティ制御２
４の値と一致して、出力波形Ｄを発生することができ
る。同様に、カウンタがカウント値「４」を収容する
と、カウンタ３４の内容はデューティ制御２４の値と一
致して出力波形Ｆを発生することができる。

【００３３】しかし、デューティ制御２４の値が「偶
数」ではなく「奇数」の場合に問題が生じる。カウンタ
３４は２でカウントしているので、カウンタ値は常に偶
数であり、「奇数」のデューティ制御２４の値では一致
は決して生じない。従って、「奇数」のデューティ制御
２４の値の場合は特別に処理される。カウンタ３４が２
でカウントしており、デューティ制御２４の値が「奇
数」の場合、カウンタ３４およびデューティ制御２４の
値の両方の最下位ビットは比較されない。そのため、カ
ウンタ段０回路４０ａはデューティ制御２４の値の最下
位ビットと比較されない。しかし、残りのビットはすべ
て比較される。従って、「奇数」のデューティ制御２４
の値は、次の下位の「偶数」カウンタ値で一致させる。
例えば、最下位２進ビットが比較されない場合、２進数
で％００１１として表される「３」は、２進数で％００
１０と表される「２」と一致する。同様に、２進数で％
ｘｙｚ１と表される任意の奇数は、２進数で％ｘｙｚ０
と表される次の下位の偶数と一致する。

【００３４】従って、「奇数」のデューティ制御２４の
値の場合には、一致は次の下位の「偶数」カウンタ値で
生じる。そのため、「奇数」のデューティ制御２４の値
では、デューティ比較一致信号４２がアサートされるの
は早すぎてしまう。このようにデューティ比較一致信号
４２の早すぎるアサートを補正するため、デューティ比
較論理３２はエッジ調整信号４４を波形完了・エッジ調
整論理３８に送出する。このエッジ調整信号４４は、波
形終了・エッジ調整論理３８が出力波形２２の論理状態
を反転する前に一つの追加 (extra)入力クロック２０の
エッジだけ待機するように、波形完了・エッジ調整論理
３８に指示する。従って、すべての「奇数」デューティ
制御２４の値について、（出力波形２２の極性は反転さ
れていないと仮定して）出力波形２２がＨである時間の
長さは、入力クロック２０の１／２期間だけ延長または
遅延される。

【００３５】デューティ比較論理３２は、デューティ制
御２４の値の最下位２進ビットを調べることによって、
デューティ制御２４の値が「偶数」であるか「奇数」で
あるかを判定する。デューティ制御２４の値の最下位２
進ビットが「０」の場合、この値は偶数であり、エッジ
調整遅延は必要ない。デューティ制御２４の値の最下位
２進ビットが「１」の場合、この値は奇数であり、エッ
ジ調整遅延が必要となる。

【００３６】一つの説明として、図２の出力波形Ｅは
「３」に等しいデューティ制御２４の値を有しており、
この「３」は２進数で％００１１と表される。デューテ
ィ比較論理３２はカウンタ３４の最下位ビットを無視
し、カウンタが２進数で％００１０と表される「２」を
含む場合に一致を検出する。「２」に等しいデューティ
制御２４の値により、デューティ比較一致信号４２が同
時にアサートされることに留意されたい。しかし、デュ
ーティ制御２４の値は「奇数」であるので、デューティ
比較論理３２はエッジ調整信号４４もアサートする。波
形終了・エッジ調整論理３８はエッジ調整信号４４を用
いて、出力波形２２の反転を遅延してはならない「偶
数」の場合と、出力波形２２の反転を入力クロック２０
の１／２期間だけ遅延しなければならない「奇数」の場
合とを区別する。

【００３７】カウンタ３４を２で繰り上げ、デューティ
制御２４のすべての「奇数」の値について出力波形２２
の反転を遅延することによって、高分解能カウンタ・モ
ジュール１６は、従来の装置のパルス幅分解能期間（Ｐ
ＷＲＰ）の半分を有する波形を発生することができる。

【００３８】開示された実施例の図４は従来の装置の性
能と同じ性能または２倍の性能で出力波形２２を発生で
きるカウンタ３４を示しているが、本発明を拡張して、
従来の装置の性能の２^N 倍の性能で波形を発生すること
が可能である。しかし、それによってエッジ調整回路の
複雑度は増加する。

【００３９】例えば、４倍の性能向上を得るためには、
カウンタ３４は４で繰り上げなければならず、２つの最
下位ビットは比較してはならない。そのため、デューテ
ィ制御２４の値が「４」，「５」，「６」または「７」
である場合には、カウンタ３４が「４」すなわち２進数
％０１００を含む場合に、デューティ比較論理３２は一
致を検出する。デューティ制御２４の値が「偶数」また
は「奇数」であるかを示すために単にエッジ調整信号４
４を用いる代わりに、デューティ比較論理２４は２進表
記が互いに異なる４つの可能な値を２つの最下位ビット
によって区別しなければならない。

【００４０】さらに、４倍の性能向上を得るためには、
１入力クロック２０の期間に生じる２つのエッジは必要
な遅延期間を発生させるほど十分ではない。入力クロッ
ク２０の期間の１／４に等しいパルス幅分解能期間（Ｐ
ＷＲＰ）を有する出力波形を発生するためには、一つの
入力クロック２０の期間において４つのエッジを有する
信号がなければならない。１つの入力クロック２０の期
間において４つのエッジを有する信号（すなわち、入力
クロックの周波数の２倍の信号）の条件は、本発明の利
点の一部を無効にしてしまう。本発明は、従来技術と同
じ入力クロック２０の周波数を利用し、かつ、入力クロ
ック２０よりも高い周波数を有する信号を必要とせず
に、性能を２倍にする。

【００４１】図４の別の部分では、分解能選択論理３６
は、高分解能カウンタモジュール１６の可能な構成の間
で選択するために用いられる。分解能選択論理３６は、
カウンタ３４のどの段が入力クロック２０によって直接
繰り上げられるかをプログラム可能に選択する。どのカ
ウンタ段が入力クロック２０によって直接繰り上がられ
るかは、カウンタ３４が１，２，４または２^N で繰り上
げるかを決定する。カウンタ段０回路４０ａが入力クロ
ック２０によって直接繰り上げられる場合、カウンタ３
４は１で繰り上げられる。カウンタ段１回路４０ｂが入
力クロック２０によって直接繰り上げられる場合、カウ
ンタ３４は２で繰り上げられる。またカウンタ段Ｎ回路
４０ｄが入力クロック２０によって直接繰り上げられる
場合、カウンタ３４は２^N で繰り上げられる。

【００４２】図示の実施例では、分解能制御信号２６
は、ユーザがカウンタ３４を１または２で繰り上げるこ
とをプログラム可能に選択しているかを分解能選択論理
３６に指示する。ユーザが「１で繰り上げ」構成を選択
している場合、出力波形２２は１入力クロック２０の期
間に等しいパルス幅分解能期間（ＰＷＲＰ）を有し、こ
れは従来技術と同じである。しかし、ユーザが「２で繰
り上げ」構成を選択している場合、出力波形２２は入力
クロック２０の期間の１／２に等しいＰＷＲＰを有し、
これは従来技術の性能の２倍である。一般に、「２^N で
繰り上げ」構成の場合、出力波形２２は入力クロック２
０の期間を２^N で除した値に等しいＰＷＲＰを有し、こ
れは従来技術の性能の２^N 倍である。

【００４３】本発明の他の実施例は、分解能制御信号２
６および分解納選択論理３６を必要としないことに留意
すべきである。他の実施例では、入力クロック２０をカ
ウンタ３４の一つの固定段に直接ハード配線(hardwire)
することができる。しかし、入力クロック２０がカウン
タ３４の一つの固定段に直接ハード配線されると、発生
される出力波形２２のＰＷＲＰは固定される。分解能制
御信号２６および分解能選択論理３６を利用する利点
は、ユーザが回路をプログラム可能に再構成して、出力
波形２２のＰＷＲＰの異なる長さを選択できることであ
る。

【００４４】図５は、分解能選択論理３６の一つの構成
を示す。図４および図５の両方を参照して、分解能制御
信号２６は入力クロック２０が段０入力信号４６を介し
てカウンタ段０回路４０ａに入力されるかどうか、ある
いは入力クロック２０が段１入力信号４８を介してカウ
ンタ段１回路４０ｂに入力されるかどうかを判定する。
入力クロック２０がカウンタ段０回路４０ａに入力され
る場合、カウンタ段０回路４０ａの出力である段０出力
信号５０が段１入力信号４８を介してカウンタ段１回路
４０ｂの入力に入れられる。入力クロック２０がカウン
タ段１回路４０ｂに入力される場合、カウンタ段０回路
４０ａ，段０入力信号４６および段０出力信号５０は用
いられない。

【００４５】図６は、波形終了・エッジ調整論理３８の
一つの構成を示す。波形終了・エッジ調整論理３８の回
路は、３つのサブブロックに機能的に分解される。

【００４６】第１サブブロックは、エッジ調整論理６０
である。エッジ調整論理６０は入力として４つの信号、
すなわちエッジ調整信号４４，分解能制御信号２６，デ
ューティ比較一致信号４２および入力クロック信号２０
を受け取る。これらの４つの入力信号は、出力波形２２
を反転すべきかどうかを判定し、そして反転すべきであ
る場合に、出力波形２２の反転を入力クロック２０の期
間の１／２だけ遅延させるべきかどうかを判定するため
に用いられる。デューティ比較一致４２が一致があるこ
とを示している場合に、出力波形２２は反転される。カ
ウンタ３４が２でカウントしていることを分解能制御信
号２６が示し、かつデューティ制御２４の値が「偶数」
ではなく「奇数」であることをエッジ調整信号４４が示
している場合にのみ、出力波形２２の反転は遅延され
る。遅延が必要な場合には、エッジ調整論理６０がその
遅延を行なう。

【００４７】第２サブブロックは、極性判定論理６２で
ある。このサブブロックは任意である。極性判定論理６
２は、出力波形２２の初期状態がＨであるかＬであるか
を判定するにすぎない。慣例的には、波形のデューティ
・サイクルは全波形期間において波形がＨである時間の
割合である。実際には、極性判定論理６２により、出力
波形２２の初期状態がＨまたはＬとなるように選択され
ているかどうかに応じて、Ｈ時間の割合またはＬ時間の
割合のいずれかとして出力波形２２のデューティ・サイ
クルをユーザが定めることができるようになる。これは
役立つが、その理由は出力波形２２を受信し、利用する
異なる周辺装置は異なる極性を必要とするためである。
出力波形２２の初期状態がＨでなければならない周辺装
置もあれば、初期状態がＬでなければならない周辺装置
もある。

【００４８】第３サブブロックは、リセット・期間終了
判定論理６４である。この回路のリセット部は任意であ
る。このサブブロックに入力されるリセット３０は、強
制的に出力波形２２の値を特定のリセット状態にするに
すぎない。別の実施例では、リセット信号３０は出力波
形２２をディセーブルするための制御信号、あるいは出
力を強制的に既知の状態にする必要のある他の機能を実
行するための制御信号でもよい。本実施例では、出力波
形２２のリセット状態がＨであるかＬであるかは極性判
定論理６２によって定められる。

【００４９】リセット・期間終了判定論理６４の残りの
回路は、出力波形２２の期間の終了に達すると、出力波
形２２を反転させる。カウンタ３４が最大カウント値に
達して、最小カウント値にロールオーバすると、カウン
タ３４は期間終了信号５２をアサートする。この期間終
了信号５２はリセット・期間終了判定論理６４によって
受け取られ、出力波形２２の期間終了に達したことを示
し、かつ、出力波形２２の論理状態を再度反転しなけれ
ばならないことを示すために用いられる。

【００５０】本明細書は、改善されたパルス幅分解能を
有する高分解能カウンタ・モジュール１６を有するデー
タ処理システム１０について説明してきた。２の所定の
累乗でカウンタ３４を繰り上げ、かつ、厳密に２の累乗
でないデューティ制御２４の値について出力波形２２の
反転を遅延することにより、パルス幅分解能期間（ＰＷ
ＲＰ）はこの所定の２の累乗で改善することができる。
例えば、カウンタ３４を２で繰り上げ、「奇数」のデュ
ーティ制御２４の値について出力波形２２の反転を遅延
することにより、パルス幅分解能期間（ＰＷＲＰ）は１
／２に低減でき、これは２倍の性能となる。

【００５１】具体的な実施例を参照して本発明を図示
し、説明してきたが、さらなる修正や改善が当業者に想
起される。例えば、データ処理システム１０は一つの半
導体チップに内蔵されても内蔵されなくてもよい。その
一例として、データ・プロセッサ１２は半導体チップに
内蔵され、クロック発生器１４は同一半導体チップに内
蔵されていない発振器でもよい。高分解能カウンタ・モ
ジュール１６は、データ処理システム１０内のタイマま
たはシリアル・サブシステムの一部でもよい。入力クロ
ック２０のさまざまな周波数が利用でき、最大周波数は
回路の制約によって決定される。カウンタ３４内の段数
は任意の数でもよい。また、カウンタ３４は繰り上げず
に繰り下げるダウン・カウンタでもよく、その場合に
は、カウンタ３４は最小カウント値から最大カウント値
へロールオーバするまでカウント・ダウンする。

【００５２】さらに別の修正として、すべての「奇数」
デューティ制御２４の値ではなく、すべての「偶数」の
デューティ制御２４の値に対して出力波形２２のエッジ
調整を行なうことができる。すべての「奇数」値に対し
て出力波形２２を長くする代わりに、すべての「偶数」
の値に対して出力波形２２を入力クロック２０の１／２
だけ短くすることもできる。出力波形２２を短くするこ
とができるためには、必要な出力波形２２の短縮を考慮
するため、出力波形２２の実際の反転に遅延がなければ
ならない。

【００５３】従って、本発明は説明された特定の例に限
定されるものではなく、本発明の精神および範囲から逸
脱しない一切の変形は特許請求の範囲に含まれることが
理解される。

【図面の簡単な説明】

【図１】従来の装置によって発生される出力波形のタイ
ミング図を示す。

【図２】本発明の一つの実施例によって発生される出力
波形のタイミング図を示す。

【図３】本発明の一つの実施例による、パルス幅分解能
期間の短い回路を有するデータ処理システムのブロック
図を示す。

【図４】本発明の一つの実施例による図２の高分解能カ
ウンタ・モジュールのブロック図を示す。

【図５】本発明の一つの実施例による図３の分解能選択
論理回路の部分的な論理図を示す。

【図６】本発明の一つの実施例による図３の波形終了・
エッジ調整論理回路の部分的な論理図を示す。

【符号の説明】

１０データ処理システム１２データ・プロセッサ１４クロック発生器１６高分解能カウンタ・モジュール１８タイマまたはシリアル・サブシステム２０入力クロック２２出力波形２４デューティ制御信号２６分解能制御信号２８極性信号３０リセット信号３２デューティ比較論理３４カウンタ３６分解能選択論理３８波形終了・エッジ調整論理４０ａ〜４０ｄカウンタ段回路４２デューティ比較一致信号４４エッジ調整信号４６段０イン信号４８段１イン信号５０段０アウト信号５２期間終了信号６０エッジ調整論理６２極性判定論理６４リセット・期間終了判定論理

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロバート・エム・フロンテラアメリカ合衆国テキサス州オースチン、ナンバー2716、バートン・スカイウェイ2901

Claims

【特許請求の範囲】

【請求項１】制御信号（２４）を与えるデータ・プロ
セッサ（１２）；所定の期間を有するクロック信号（２
０）を与えるクロック発生器（１４）；および前記クロ
ック信号（２０）に結合されたクロック入力と、前記デ
ータ・プロセッサ（１２）に結合され、前記制御信号
（２４）を受信する制御入力と、前記制御信号（２４）
によって決定されるパルス幅および前記所定の期間を２
の累乗である値で除した期間に等しいパルス幅分解能期
間を有する出力信号（２２）とを有する論理手段（１
６）であって、前記制御信号（２４）に応答して、前記
出力信号を所定の量だけ選択的に調整し、前記出力信号
（２２）を長くする論理手段（１６）；によって構成さ
れることを特徴とするデータ・処理システム（１０）。
【請求項２】所定の周波数のクロック（２０）を有す
るデータ処理システムにおいて、信号波形（２２）を発
生する方法であって：前記クロック（２０）を受信する
段階；前記クロック（２０）の所定の数のサイクルによ
って決まる値を持つデューティを有する前記信号波形
（２２）を与える段階であって、この所定の数のサイク
ルの間において、前記信号波形（２２）は所定の論理状
態を有している段階；および前記信号波形（２２）のデ
ューティの奇数値のみまたは偶数値のみに応答して、前
記信号波形（２２）を所定の量だけ選択的に調整する段
階；によって構成されることを特徴とする方法。
【請求項３】所定の周波数のクロック（２０）を有す
るデータ処理システム（１０）において、信号波形（２
２）を発生する方法であって：前記クロック（２０）を
受信する段階；前記信号波形（２２）が所定の論理状態
を有するのが、前記クロック（２０）のいくつのサイク
ルかによって決まる値を持つデューティを有する前記信
号波形（２２）を与える段階；前記信号波形（２２）の
前記デューティの前記値が前記クロック（２０）の奇数
サイクル数によって決まる場合にのみ、前記信号波形
（２２）を所定の量だけ選択的に調整して、前記信号波
形（２２）を長くする段階；および前記クロック（２
０）の周波数分解能よりも整数倍大きい周波数分解能を
有する信号波形（２２）を発生する段階；によって構成
されることを特徴とする方法。