JPH07240682A - 分周器 - Google Patents
分周器Info
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- JPH07240682A JPH07240682A JP6029378A JP2937894A JPH07240682A JP H07240682 A JPH07240682 A JP H07240682A JP 6029378 A JP6029378 A JP 6029378A JP 2937894 A JP2937894 A JP 2937894A JP H07240682 A JPH07240682 A JP H07240682A
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- Japan
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- divided
- frequency
- logic circuit
- circuit
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Abstract
(57)【要約】
【目的】 複数種類の分周クロック信号から動作クロッ
ク信号を選択して切り換えるとともに、この動作クロッ
ク信号の切り換え時の位相を保障して出力することがで
きる分周器を提供する。 【構成】 源発振クロック信号ＣＬＫと、このクロック
信号に非同期な複数の入力信号ＩＮ１，ＩＮ２が入力さ
れる分周器であって、複数種類の分周クロック信号２Ｃ
ＬＫ，４ＣＬＫ，８ＣＬＫを生成するフリップフロップ
回路ＦＦ１，ＦＦ２などによる第１の論理回路１と、複
数の分周クロックセレクト信号２Ｓ，４Ｓ，８Ｓを生成
するフリップフロップ回路ＦＦ３〜ＦＦ７などによる第
２の論理回路２と、これらの分周クロック信号を分周ク
ロックセレクト信号により選択して所定の周波数による
動作クロック信号ＣＬＯＣＫを出力するクロックドイン
バータ回路ＣＮ１〜ＣＮ３などによる第３の論理回路３
とから構成されている。
ク信号を選択して切り換えるとともに、この動作クロッ
ク信号の切り換え時の位相を保障して出力することがで
きる分周器を提供する。 【構成】 源発振クロック信号ＣＬＫと、このクロック
信号に非同期な複数の入力信号ＩＮ１，ＩＮ２が入力さ
れる分周器であって、複数種類の分周クロック信号２Ｃ
ＬＫ，４ＣＬＫ，８ＣＬＫを生成するフリップフロップ
回路ＦＦ１，ＦＦ２などによる第１の論理回路１と、複
数の分周クロックセレクト信号２Ｓ，４Ｓ，８Ｓを生成
するフリップフロップ回路ＦＦ３〜ＦＦ７などによる第
２の論理回路２と、これらの分周クロック信号を分周ク
ロックセレクト信号により選択して所定の周波数による
動作クロック信号ＣＬＯＣＫを出力するクロックドイン
バータ回路ＣＮ１〜ＣＮ３などによる第３の論理回路３
とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、周期的な源発振クロッ
ク信号から所定の周波数による動作クロック信号を生成
する分周器に関し、特にＬＳＩ動作時に動作クロック信
号の周波数の切り換えが必要とされる場合に、複数種類
の分周クロック信号を選択して出力できるとともに、こ
の切り換え時におけるクロック位相の保障が可能とされ
る分周器に適用して有効な技術に関する。
ク信号から所定の周波数による動作クロック信号を生成
する分周器に関し、特にＬＳＩ動作時に動作クロック信
号の周波数の切り換えが必要とされる場合に、複数種類
の分周クロック信号を選択して出力できるとともに、こ
の切り換え時におけるクロック位相の保障が可能とされ
る分周器に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、ＬＳＩの動作クロック信号を
生成する回路で使用される分周器としては、一般的に使
われている回路として、図３に示すように、源発振クロ
ック信号ＣＬＫを２分周回路で２分周し、さらにフリッ
プフロップ回路ＦＦ１１で４分周クロック信号４ＣＬＫ
を生成した後、この２つの２分周クロック信号２ＣＬ
Ｋ、４分周クロック信号４ＣＬＫをクロックドインバー
タ回路ＣＮ１１，ＣＮ１２にそれぞれ入力する。
生成する回路で使用される分周器としては、一般的に使
われている回路として、図３に示すように、源発振クロ
ック信号ＣＬＫを２分周回路で２分周し、さらにフリッ
プフロップ回路ＦＦ１１で４分周クロック信号４ＣＬＫ
を生成した後、この２つの２分周クロック信号２ＣＬ
Ｋ、４分周クロック信号４ＣＬＫをクロックドインバー
タ回路ＣＮ１１，ＣＮ１２にそれぞれ入力する。
【０００３】そして、これらの分周クロック信号を選択
するための入力信号ＩＮ１１で、クロックドインバータ
回路ＣＮ１１，ＣＮ１２の出力を切り換えることによ
り、２分周クロック信号２ＣＬＫまたは４分周クロック
信号４ＣＬＫの選択を行っている。また、動作クロック
信号の切り換わるタイミングは、入力信号ＩＮ１１を４
分周クロック信号４ＣＬＫでフリップフロップ回路ＦＦ
１２を使ってラッチしてタイミングをとっている。
するための入力信号ＩＮ１１で、クロックドインバータ
回路ＣＮ１１，ＣＮ１２の出力を切り換えることによ
り、２分周クロック信号２ＣＬＫまたは４分周クロック
信号４ＣＬＫの選択を行っている。また、動作クロック
信号の切り換わるタイミングは、入力信号ＩＮ１１を４
分周クロック信号４ＣＬＫでフリップフロップ回路ＦＦ
１２を使ってラッチしてタイミングをとっている。
【０００４】なお、このような分周回路としては、たと
えば特開平３−２１６０１８号公報などによって公知で
ある。
えば特開平３−２１６０１８号公報などによって公知で
ある。
【０００５】
【発明が解決しようとする課題】ところが、前記のよう
な技術においては、２分周クロック信号２ＣＬＫまたは
４分周クロック信号４ＣＬＫを選択し、この２種類の分
周クロック信号のどちらかを切り換えて出力することが
できるものの、近年のようなスリープモードや待機モー
ドなどでパワーダウンが必要とされる場合に、さらに細
分周された分周クロック信号の生成が要求されてきてい
る。
な技術においては、２分周クロック信号２ＣＬＫまたは
４分周クロック信号４ＣＬＫを選択し、この２種類の分
周クロック信号のどちらかを切り換えて出力することが
できるものの、近年のようなスリープモードや待機モー
ドなどでパワーダウンが必要とされる場合に、さらに細
分周された分周クロック信号の生成が要求されてきてい
る。
【０００６】そこで、本発明者は、従来の分周器に改良
を加え、その場合に動作クロック信号の切り換え時に位
相が変化することなく動作させるためには、セレクト信
号での切り換えタイミングが問題であることに配慮し、
細分周された分周クロック信号の生成が可能とされるこ
とを見い出した。
を加え、その場合に動作クロック信号の切り換え時に位
相が変化することなく動作させるためには、セレクト信
号での切り換えタイミングが問題であることに配慮し、
細分周された分周クロック信号の生成が可能とされるこ
とを見い出した。
【０００７】すなわち、ＬＳＩの動作クロック信号とし
て、複数種類の分周クロック信号を切り換えるために
は、複数の入力信号を用いて切り換え可能になることに
着目し、この複数の入力信号による複数のデコード値を
セレクト信号としてさらに細分周された分周クロック信
号を切り換えることで可能になる。
て、複数種類の分周クロック信号を切り換えるために
は、複数の入力信号を用いて切り換え可能になることに
着目し、この複数の入力信号による複数のデコード値を
セレクト信号としてさらに細分周された分周クロック信
号を切り換えることで可能になる。
【０００８】そこで、本発明の目的は、このセレクト信
号を生成し、このセレクト信号で複数種類の分周クロッ
ク信号から動作クロック信号を選択して切り換えるとと
もに、この切り換えタイミングを生成して動作クロック
信号の切り換え時の位相を保障して出力することができ
る分周器を提供することにある。
号を生成し、このセレクト信号で複数種類の分周クロッ
ク信号から動作クロック信号を選択して切り換えるとと
もに、この切り換えタイミングを生成して動作クロック
信号の切り換え時の位相を保障して出力することができ
る分周器を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の分周器は、周期的な源
発振クロック信号から所定の周波数による動作クロック
信号を生成する分周器に適用されるものであり、源発振
クロック信号と、この源発振クロック信号に非同期な複
数の入力信号とが分周器に入力される場合に、源発振ク
ロック信号から所定の周波数に分周した複数種類の分周
クロック信号を生成する第１の論理回路と、複数の入力
信号から所定のパルス幅による複数の分周クロックセレ
クト信号を生成する第２の論理回路と、第１の論理回路
により生成された複数種類の分周クロック信号を第２の
論理回路により生成された複数の分周クロックセレクト
信号により選択して所定の周波数による動作クロック信
号を出力する第３の論理回路とを有するものである。
発振クロック信号から所定の周波数による動作クロック
信号を生成する分周器に適用されるものであり、源発振
クロック信号と、この源発振クロック信号に非同期な複
数の入力信号とが分周器に入力される場合に、源発振ク
ロック信号から所定の周波数に分周した複数種類の分周
クロック信号を生成する第１の論理回路と、複数の入力
信号から所定のパルス幅による複数の分周クロックセレ
クト信号を生成する第２の論理回路と、第１の論理回路
により生成された複数種類の分周クロック信号を第２の
論理回路により生成された複数の分周クロックセレクト
信号により選択して所定の周波数による動作クロック信
号を出力する第３の論理回路とを有するものである。
【００１２】この場合に、分周クロック信号の切り換わ
りにおける動作クロック信号の位相を保障するために、
第２の論理回路を、第１の論理回路により生成された複
数種類の分周クロック信号のうちの最も低い周波数によ
る分周クロック信号に同期させて動作させるようにした
ものである。
りにおける動作クロック信号の位相を保障するために、
第２の論理回路を、第１の論理回路により生成された複
数種類の分周クロック信号のうちの最も低い周波数によ
る分周クロック信号に同期させて動作させるようにした
ものである。
【００１３】これらの論理回路の主な構成要素として、
簡単な回路構成とするために、たとえば第１の論理回路
および第２の論理回路をフリップフロップ回路により構
成し、また第３の論理回路をクロックドインバータ回路
により構成するようにしたものである。
簡単な回路構成とするために、たとえば第１の論理回路
および第２の論理回路をフリップフロップ回路により構
成し、また第３の論理回路をクロックドインバータ回路
により構成するようにしたものである。
【００１４】
【作用】前記した分周器によれば、第１の論理回路、第
２の論理回路および第３の論理回路が備えられることに
より、入力される源発振クロック信号から複数種類の分
周クロック信号を生成し、一方入力される複数の入力信
号から複数の分周クロックセレクト信号を生成し、これ
らの生成された複数種類の分周クロック信号を複数の分
周クロックセレクト信号により選択して、所望の分周ク
ロック信号を動作クロック信号として出力することがで
きる。
２の論理回路および第３の論理回路が備えられることに
より、入力される源発振クロック信号から複数種類の分
周クロック信号を生成し、一方入力される複数の入力信
号から複数の分周クロックセレクト信号を生成し、これ
らの生成された複数種類の分周クロック信号を複数の分
周クロックセレクト信号により選択して、所望の分周ク
ロック信号を動作クロック信号として出力することがで
きる。
【００１５】すなわち、動作クロック信号の切り換えタ
イミングは、第２の論理回路において、非同期な所定の
パルス幅の複数の入力信号を、まず１段目のフリップフ
ロップ回路を用いてラッチし、これらの信号をデコード
して分周クロックセレクト信号を生成する。この分周ク
ロックセレクト信号を動作クロック信号の位相が変わら
ないタイミング、すなわち最も低い周波数の分周クロッ
ク信号による同期で、２段目のフリップフロップ回路を
用いてラッチをかけて所定のパルス幅の複数のセレクト
信号を生成し、これらのセレクト信号により動作クロッ
ク信号の切り換えを行うことができる。
イミングは、第２の論理回路において、非同期な所定の
パルス幅の複数の入力信号を、まず１段目のフリップフ
ロップ回路を用いてラッチし、これらの信号をデコード
して分周クロックセレクト信号を生成する。この分周ク
ロックセレクト信号を動作クロック信号の位相が変わら
ないタイミング、すなわち最も低い周波数の分周クロッ
ク信号による同期で、２段目のフリップフロップ回路を
用いてラッチをかけて所定のパルス幅の複数のセレクト
信号を生成し、これらのセレクト信号により動作クロッ
ク信号の切り換えを行うことができる。
【００１６】一方、分周クロック信号の生成は、第１の
論理回路において、源発振クロック信号を、まずたとえ
ばフリップフロップ回路などによる２分周回路により２
分周した後、１段目のフリップフロップ回路を用いてラ
ッチして４分周し、２段目のフリップフロップ回路を用
いてラッチして８分周し、さらに１６分周、・・・、と
いうように細分周することにより、所定の周波数に分周
した複数種類の分周クロック信号を生成することができ
る。これにより、第３の論理回路において、複数種類の
分周クロック信号に対応する複数のクロックドインバー
タ回路により、第１の論理回路により生成された複数種
類の分周クロック信号を、第２の論理回路により生成さ
れた複数の分周クロックセレクト信号により選択して所
定の周波数による所望の動作クロック信号を出力するこ
とができる。
論理回路において、源発振クロック信号を、まずたとえ
ばフリップフロップ回路などによる２分周回路により２
分周した後、１段目のフリップフロップ回路を用いてラ
ッチして４分周し、２段目のフリップフロップ回路を用
いてラッチして８分周し、さらに１６分周、・・・、と
いうように細分周することにより、所定の周波数に分周
した複数種類の分周クロック信号を生成することができ
る。これにより、第３の論理回路において、複数種類の
分周クロック信号に対応する複数のクロックドインバー
タ回路により、第１の論理回路により生成された複数種
類の分周クロック信号を、第２の論理回路により生成さ
れた複数の分周クロックセレクト信号により選択して所
定の周波数による所望の動作クロック信号を出力するこ
とができる。
【００１７】この結果、簡単な回路構成によって、分周
クロックセレクト信号で、複数種類の分周クロック信号
から動作クロック信号を選択し、所望の分周クロック信
号に切り換えて動作クロック信号を出力するとともに、
この切り換えタイミングを生成して動作クロック信号の
切り換え時の位相を保障して出力することができる。
クロックセレクト信号で、複数種類の分周クロック信号
から動作クロック信号を選択し、所望の分周クロック信
号に切り換えて動作クロック信号を出力するとともに、
この切り換えタイミングを生成して動作クロック信号の
切り換え時の位相を保障して出力することができる。
【００１８】
【実施例】以下、本発明の実施例を図面の基づいて詳細
に説明する。
に説明する。
【００１９】図１は本発明の一実施例である分周器を示
す論理回路図、図２は本実施例の分周器におけるタイム
チャート図である。
す論理回路図、図２は本実施例の分周器におけるタイム
チャート図である。
【００２０】まず、図１により本実施例の分周器の構成
を説明する。
を説明する。
【００２１】本実施例の分周器は、たとえば周期的な源
発振クロック信号から所定の周波数による動作クロック
信号を生成する分周器とされ、複数種類の分周クロック
信号を生成する第１の論理回路１と、複数の分周クロッ
クセレクト信号を生成する第２の論理回路２と、複数種
類の分周クロック信号を複数の分周クロックセレクト信
号により選択して所定の周波数による動作クロック信号
を出力する第３の論理回路３とから構成されている。
発振クロック信号から所定の周波数による動作クロック
信号を生成する分周器とされ、複数種類の分周クロック
信号を生成する第１の論理回路１と、複数の分周クロッ
クセレクト信号を生成する第２の論理回路２と、複数種
類の分周クロック信号を複数の分周クロックセレクト信
号により選択して所定の周波数による動作クロック信号
を出力する第３の論理回路３とから構成されている。
【００２２】第１の論理回路１は、たとえばフリップフ
ロップ回路などによる２分周回路４、フリップフロップ
回路ＦＦ１，ＦＦ２、インバータ回路Ｎ１，Ｎ２、エク
スクルーシブオア回路ＥＸＯＲ１から構成され、外部か
ら入力される源発振クロック信号ＣＬＫから所定の周波
数に分周した３種類の２分周クロック信号２ＣＬＫ、４
分周クロック信号４ＣＬＫ、８分周クロック信号８ＣＬ
Ｋが生成されるようになっている。
ロップ回路などによる２分周回路４、フリップフロップ
回路ＦＦ１，ＦＦ２、インバータ回路Ｎ１，Ｎ２、エク
スクルーシブオア回路ＥＸＯＲ１から構成され、外部か
ら入力される源発振クロック信号ＣＬＫから所定の周波
数に分周した３種類の２分周クロック信号２ＣＬＫ、４
分周クロック信号４ＣＬＫ、８分周クロック信号８ＣＬ
Ｋが生成されるようになっている。
【００２３】この源発振クロック信号ＣＬＫは２分周回
路４に入力され、この２分周回路４からの２分周クロッ
ク信号２ＣＬＫがフリップフロップ回路ＦＦ１，ＦＦ２
の入力端子ＣＫに入力されている。この一方のフリップ
フロップ回路ＦＦ１の出力端子ＱＮからは、４分周クロ
ック信号４ＣＬＫが第３の論理回路３に出力されるとと
もに、この４分周クロック信号４ＣＬＫはこの入力端子
Ｄに帰還されている。さらに、他方の出力端子Ｑからの
４分周クロック信号４ＣＬＫＮは、他方のフリップフロ
ップ回路ＦＦ２および第２の論理回路２に出力されてい
る。
路４に入力され、この２分周回路４からの２分周クロッ
ク信号２ＣＬＫがフリップフロップ回路ＦＦ１，ＦＦ２
の入力端子ＣＫに入力されている。この一方のフリップ
フロップ回路ＦＦ１の出力端子ＱＮからは、４分周クロ
ック信号４ＣＬＫが第３の論理回路３に出力されるとと
もに、この４分周クロック信号４ＣＬＫはこの入力端子
Ｄに帰還されている。さらに、他方の出力端子Ｑからの
４分周クロック信号４ＣＬＫＮは、他方のフリップフロ
ップ回路ＦＦ２および第２の論理回路２に出力されてい
る。
【００２４】また、他方のフリップフロップ回路ＦＦ２
においては、この出力端子Ｑから８分周クロック信号８
ＣＬＫが第２の論理回路２および第３の論理回路３に出
力されるとともに、この８分周クロック信号８ＣＬＫ
が、フリップフロップ回路ＦＦ１の出力端子Ｑからの４
分周クロック信号４ＣＬＫＮとともにエクスクルーシブ
オア回路ＥＸＯＲ１に入力され、インバータ回路Ｎ１，
Ｎ２を介してこの入力端子Ｄに帰還されている。
においては、この出力端子Ｑから８分周クロック信号８
ＣＬＫが第２の論理回路２および第３の論理回路３に出
力されるとともに、この８分周クロック信号８ＣＬＫ
が、フリップフロップ回路ＦＦ１の出力端子Ｑからの４
分周クロック信号４ＣＬＫＮとともにエクスクルーシブ
オア回路ＥＸＯＲ１に入力され、インバータ回路Ｎ１，
Ｎ２を介してこの入力端子Ｄに帰還されている。
【００２５】第２の論理回路２は、たとえば前段のフリ
ップフロップ回路ＦＦ３，ＦＦ４、アンド回路ＡＮＤ
１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルーシブ
オア回路ＥＸＯＲ２、後段のフリップフロップ回路ＦＦ
５〜ＦＦ７、ディレイ用インバータ回路ＤＮ１，ＤＮ２
から構成され、外部から入力される２つの入力信号ＩＮ
１，ＩＮ２から所定のパルス幅による３つの２分周クロ
ックセレクト信号２Ｓ、４分周クロックセレクト信号４
Ｓ、８分周クロックセレクト信号８Ｓが生成されるよう
になっている。なお、前段および後段のフリップフロッ
プ回路ＦＦ３〜ＦＦ７は、動作開始時のリセット信号Ｒ
ＥＳＥＴにより初期リセットされる。
ップフロップ回路ＦＦ３，ＦＦ４、アンド回路ＡＮＤ
１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルーシブ
オア回路ＥＸＯＲ２、後段のフリップフロップ回路ＦＦ
５〜ＦＦ７、ディレイ用インバータ回路ＤＮ１，ＤＮ２
から構成され、外部から入力される２つの入力信号ＩＮ
１，ＩＮ２から所定のパルス幅による３つの２分周クロ
ックセレクト信号２Ｓ、４分周クロックセレクト信号４
Ｓ、８分周クロックセレクト信号８Ｓが生成されるよう
になっている。なお、前段および後段のフリップフロッ
プ回路ＦＦ３〜ＦＦ７は、動作開始時のリセット信号Ｒ
ＥＳＥＴにより初期リセットされる。
【００２６】この２つの入力信号ＩＮ１，ＩＮ２は、た
とえばレジスタ設定または外部入力ピンなどから源発振
クロック信号ＣＬＫに非同期で所定のパルス幅で入力さ
れ、アンド、オア動作により２分周、４分周、８分周ク
ロックセレクト信号２Ｓ，４Ｓ，８Ｓが生成されるよう
になっており、このうちの一方の入力信号ＩＮ１は、前
段のフリップフロップ回路ＦＦ３の入力端子Ｄに入力さ
れ、また他方の入力信号ＩＮ２はフリップフロップ回路
ＦＦ４の入力端子Ｄに入力されている。これらのフリッ
プフロップ回路ＦＦ３，ＦＦ４の他方の入力端子ＣＫに
は、第１の論理回路１のフリップフロップ回路ＦＦ１か
らの４分周クロック信号４ＣＬＫＮが入力されている。
とえばレジスタ設定または外部入力ピンなどから源発振
クロック信号ＣＬＫに非同期で所定のパルス幅で入力さ
れ、アンド、オア動作により２分周、４分周、８分周ク
ロックセレクト信号２Ｓ，４Ｓ，８Ｓが生成されるよう
になっており、このうちの一方の入力信号ＩＮ１は、前
段のフリップフロップ回路ＦＦ３の入力端子Ｄに入力さ
れ、また他方の入力信号ＩＮ２はフリップフロップ回路
ＦＦ４の入力端子Ｄに入力されている。これらのフリッ
プフロップ回路ＦＦ３，ＦＦ４の他方の入力端子ＣＫに
は、第１の論理回路１のフリップフロップ回路ＦＦ１か
らの４分周クロック信号４ＣＬＫＮが入力されている。
【００２７】前段のフリップフロップ回路ＦＦ３，ＦＦ
４の出力端子Ｑ，ＱＮからの出力信号は、アンド回路Ａ
ＮＤ１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルー
シブオア回路ＥＸＯＲ２の入力端子にそれぞれ入力さ
れ、その出力信号はデコード値として後段のフリップフ
ロップ回路ＦＦ５〜ＦＦ７の入力端子Ｄにそれぞれ入力
される。これらのフリップフロップ回路ＦＦ５〜ＦＦ７
の他方の入力端子ＣＫには、第１の論理回路１のフリッ
プフロップ回路ＦＦ２からの８分周クロック信号８ＣＬ
Ｋがディレイ用インバータ回路ＤＮ１，ＤＮ２を介して
遅延されて入力されている。
４の出力端子Ｑ，ＱＮからの出力信号は、アンド回路Ａ
ＮＤ１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルー
シブオア回路ＥＸＯＲ２の入力端子にそれぞれ入力さ
れ、その出力信号はデコード値として後段のフリップフ
ロップ回路ＦＦ５〜ＦＦ７の入力端子Ｄにそれぞれ入力
される。これらのフリップフロップ回路ＦＦ５〜ＦＦ７
の他方の入力端子ＣＫには、第１の論理回路１のフリッ
プフロップ回路ＦＦ２からの８分周クロック信号８ＣＬ
Ｋがディレイ用インバータ回路ＤＮ１，ＤＮ２を介して
遅延されて入力されている。
【００２８】後段のフリップフロップ回路ＦＦ５〜ＦＦ
７からのそれぞれの出力信号は、フリップフロップ回路
ＦＦ７の出力端子ＱＮから２分周クロックセレクト信号
２Ｓ、フリップフロップ回路ＦＦ６の出力端子Ｑから４
分周クロックセレクト信号４Ｓ、フリップフロップ回路
ＦＦ５の出力端子Ｑから８分周クロックセレクト信号８
Ｓが第３の論理回路３に出力される。
７からのそれぞれの出力信号は、フリップフロップ回路
ＦＦ７の出力端子ＱＮから２分周クロックセレクト信号
２Ｓ、フリップフロップ回路ＦＦ６の出力端子Ｑから４
分周クロックセレクト信号４Ｓ、フリップフロップ回路
ＦＦ５の出力端子Ｑから８分周クロックセレクト信号８
Ｓが第３の論理回路３に出力される。
【００２９】第３の論理回路は、たとえばクロックドイ
ンバータ回路ＣＮ１〜ＣＮ３、インバータ回路Ｎ４〜Ｎ
６から構成され、第１の論理回路１により生成された３
種類の２分周クロック信号２ＣＬＫ、４分周クロック信
号４ＣＬＫ、８分周クロック信号８ＣＬＫが、第２の論
理回路２により生成された３つの２分周クロックセレク
ト信号２Ｓ、４分周クロックセレクト信号４Ｓ、８分周
クロックセレクト信号８Ｓにより選択されて所定の周波
数による動作クロック信号ＣＬＯＣＫが外部に出力され
るようになっている。
ンバータ回路ＣＮ１〜ＣＮ３、インバータ回路Ｎ４〜Ｎ
６から構成され、第１の論理回路１により生成された３
種類の２分周クロック信号２ＣＬＫ、４分周クロック信
号４ＣＬＫ、８分周クロック信号８ＣＬＫが、第２の論
理回路２により生成された３つの２分周クロックセレク
ト信号２Ｓ、４分周クロックセレクト信号４Ｓ、８分周
クロックセレクト信号８Ｓにより選択されて所定の周波
数による動作クロック信号ＣＬＯＣＫが外部に出力され
るようになっている。
【００３０】クロックドインバータ回路ＣＮ１において
は、２分周クロック信号２ＣＬＫが入力され、一方にイ
ンバータ回路Ｎ４を介した２分周クロックセレクト信号
２Ｓに同期して動作され、またクロックドインバータ回
路ＣＮ２は、４分周クロック信号４ＣＬＫが入力されて
一方にインバータ回路Ｎ５を介した４分周クロックセレ
クト信号４Ｓに同期して動作され、さらにクロックドイ
ンバータ回路ＣＮ３は、８分周クロック信号８ＣＬＫが
入力されて一方にインバータ回路Ｎ６を介した８分周ク
ロックセレクト信号８Ｓに同期して動作され、これらの
クロックドインバータ回路ＣＮ１〜ＣＮ３を介して２分
周クロック信号２ＣＬＫ、４分周クロック信号４ＣＬ
Ｋ、８分周クロック信号８ＣＬＫのいずれかが選択され
て出力される。
は、２分周クロック信号２ＣＬＫが入力され、一方にイ
ンバータ回路Ｎ４を介した２分周クロックセレクト信号
２Ｓに同期して動作され、またクロックドインバータ回
路ＣＮ２は、４分周クロック信号４ＣＬＫが入力されて
一方にインバータ回路Ｎ５を介した４分周クロックセレ
クト信号４Ｓに同期して動作され、さらにクロックドイ
ンバータ回路ＣＮ３は、８分周クロック信号８ＣＬＫが
入力されて一方にインバータ回路Ｎ６を介した８分周ク
ロックセレクト信号８Ｓに同期して動作され、これらの
クロックドインバータ回路ＣＮ１〜ＣＮ３を介して２分
周クロック信号２ＣＬＫ、４分周クロック信号４ＣＬ
Ｋ、８分周クロック信号８ＣＬＫのいずれかが選択され
て出力される。
【００３１】以上のように構成される分周器は、たとえ
ばＬＳＩの動作クロック信号ＣＬＯＣＫを生成する回路
で使用される分周器として用いられ、ＬＳＩの他の集積
回路とともに１枚の半導体基板上に搭載されて、１個の
ＬＳＩパッケージに内蔵されて形成されている。
ばＬＳＩの動作クロック信号ＣＬＯＣＫを生成する回路
で使用される分周器として用いられ、ＬＳＩの他の集積
回路とともに１枚の半導体基板上に搭載されて、１個の
ＬＳＩパッケージに内蔵されて形成されている。
【００３２】たとえば、ＬＳＩの通常の動作時には、ク
ロックドインバータ回路ＣＮ１による２分周クロック信
号２ＣＬＫが選択され、またスリープモードや待機モー
ドなどでパワーダウンが可能な場合には、クロックドイ
ンバータ回路ＣＮ３による８分周クロック信号８ＣＬＫ
が選択され、これによって通常の動作時以外は低消費電
力による動作が可能となっている。
ロックドインバータ回路ＣＮ１による２分周クロック信
号２ＣＬＫが選択され、またスリープモードや待機モー
ドなどでパワーダウンが可能な場合には、クロックドイ
ンバータ回路ＣＮ３による８分周クロック信号８ＣＬＫ
が選択され、これによって通常の動作時以外は低消費電
力による動作が可能となっている。
【００３３】次に、本実施例の作用について、図２のタ
イムチャートに基づいて回路動作を説明する。
イムチャートに基づいて回路動作を説明する。
【００３４】まず、第１の論理回路１において、源発振
クロック信号ＣＬＫから２分周回路４により２分周クロ
ック信号２ＣＬＫを作り、この２分周クロック信号２Ｃ
ＬＫからフリップフロップ回路ＦＦ１，ＦＦ２を用いて
ラッチして４分周クロック信号４ＣＬＫ、８分周クロッ
ク信号８ＣＬＫを生成し、これによって自乗的に細分周
された３種類の２分周、４分周、８分周クロック信号２
ＣＬＫ，４ＣＬＫ，８ＣＬＫが生成される。
クロック信号ＣＬＫから２分周回路４により２分周クロ
ック信号２ＣＬＫを作り、この２分周クロック信号２Ｃ
ＬＫからフリップフロップ回路ＦＦ１，ＦＦ２を用いて
ラッチして４分周クロック信号４ＣＬＫ、８分周クロッ
ク信号８ＣＬＫを生成し、これによって自乗的に細分周
された３種類の２分周、４分周、８分周クロック信号２
ＣＬＫ，４ＣＬＫ，８ＣＬＫが生成される。
【００３５】そして、これらの生成された２分周クロッ
ク信号２ＣＬＫ、４分周クロック信号４ＣＬＫ、８分周
クロック信号８ＣＬＫを、第３の論理回路３の対応する
クロックドインバータ回路ＣＮ１〜ＣＮ３にそれぞれ同
位相で入力する。
ク信号２ＣＬＫ、４分周クロック信号４ＣＬＫ、８分周
クロック信号８ＣＬＫを、第３の論理回路３の対応する
クロックドインバータ回路ＣＮ１〜ＣＮ３にそれぞれ同
位相で入力する。
【００３６】一方、第２の論理回路２において、入力信
号ＩＮ１，ＩＮ２を４分周クロック信号４ＣＬＫＮによ
りフリップフロップ回路ＦＦ３，ＦＦ４を用いてラッチ
し、このラッチされた２つの信号をアンド回路ＡＮＤ
１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルーシブ
オア回路ＥＸＯＲ２に入力する。
号ＩＮ１，ＩＮ２を４分周クロック信号４ＣＬＫＮによ
りフリップフロップ回路ＦＦ３，ＦＦ４を用いてラッチ
し、このラッチされた２つの信号をアンド回路ＡＮＤ
１，ＡＮＤ２、インバータ回路Ｎ３、エクスクルーシブ
オア回路ＥＸＯＲ２に入力する。
【００３７】そして、これらのアンド回路ＡＮＤ１，Ａ
ＮＤ２、インバータ回路Ｎ３、エクスクルーシブオア回
路ＥＸＯＲ２からの出力によるデコード信号をフリップ
フロップ回路ＦＦ５〜ＦＦ７により、ディレイ用インバ
ータ回路ＤＮ１，ＤＮ２を介して８分周クロック信号８
ＣＬＫにディレイを持たせた信号によりラッチして、２
分周クロックセレクト信号２Ｓ、４分周クロックセレク
ト信号４Ｓ、８分周クロックセレクト信号８Ｓを生成す
る。
ＮＤ２、インバータ回路Ｎ３、エクスクルーシブオア回
路ＥＸＯＲ２からの出力によるデコード信号をフリップ
フロップ回路ＦＦ５〜ＦＦ７により、ディレイ用インバ
ータ回路ＤＮ１，ＤＮ２を介して８分周クロック信号８
ＣＬＫにディレイを持たせた信号によりラッチして、２
分周クロックセレクト信号２Ｓ、４分周クロックセレク
ト信号４Ｓ、８分周クロックセレクト信号８Ｓを生成す
る。
【００３８】この２分周、４分周、８分周クロックセレ
クト信号２Ｓ，４Ｓ，８Ｓにより、クロックドインバー
タ回路ＣＮ１〜ＣＮ３のうちの１つを選択することによ
り、２分周クロック信号２ＣＬＫ、４分周クロック信号
４ＣＬＫ、８分周クロック信号８ＣＬＫのいずれかを動
作クロック信号ＣＬＯＣＫとして出力させることができ
る。
クト信号２Ｓ，４Ｓ，８Ｓにより、クロックドインバー
タ回路ＣＮ１〜ＣＮ３のうちの１つを選択することによ
り、２分周クロック信号２ＣＬＫ、４分周クロック信号
４ＣＬＫ、８分周クロック信号８ＣＬＫのいずれかを動
作クロック信号ＣＬＯＣＫとして出力させることができ
る。
【００３９】この場合に、これらの２分周、４分周、８
分周クロックセレクト信号２Ｓ，４Ｓ，８Ｓは、クロッ
クドインバータ回路ＣＮ１〜ＣＮ３のそれぞれイネーブ
ル信号になっており、入力信号ＩＮ１，ＩＮ２を変化さ
せると２分周、４分周、８分周クロックセレクト信号２
Ｓ，４Ｓ，８Ｓが変化するので、出力されるクロックド
インバータ回路ＣＮ１〜ＣＮ３が切り換わり、出力する
動作クロック信号ＣＬＯＣＫを切り換えることができ
る。
分周クロックセレクト信号２Ｓ，４Ｓ，８Ｓは、クロッ
クドインバータ回路ＣＮ１〜ＣＮ３のそれぞれイネーブ
ル信号になっており、入力信号ＩＮ１，ＩＮ２を変化さ
せると２分周、４分周、８分周クロックセレクト信号２
Ｓ，４Ｓ，８Ｓが変化するので、出力されるクロックド
インバータ回路ＣＮ１〜ＣＮ３が切り換わり、出力する
動作クロック信号ＣＬＯＣＫを切り換えることができ
る。
【００４０】また、２分周、４分周、８分周クロックセ
レクト信号２Ｓ，４Ｓ，８Ｓは、少し遅れた８分周クロ
ック信号８ＣＬＫの立ち上がりに同期して変化するた
め、動作クロック信号ＣＬＯＣＫの切り換わりもそれに
同期して切り換わり、この動作クロック信号ＣＬＯＣＫ
の切り換えるタイミングを一番遅い８分周クロック信号
８ＣＬＫに同期させることにより、動作クロック信号Ｃ
ＬＯＣＫの切り換わり時のクロック位相が保障できる。
レクト信号２Ｓ，４Ｓ，８Ｓは、少し遅れた８分周クロ
ック信号８ＣＬＫの立ち上がりに同期して変化するた
め、動作クロック信号ＣＬＯＣＫの切り換わりもそれに
同期して切り換わり、この動作クロック信号ＣＬＯＣＫ
の切り換えるタイミングを一番遅い８分周クロック信号
８ＣＬＫに同期させることにより、動作クロック信号Ｃ
ＬＯＣＫの切り換わり時のクロック位相が保障できる。
【００４１】従って、本実施例の分周器によれば、複数
の入力信号ＩＮ１，ＩＮ２をフリップフロップ回路ＦＦ
３，ＦＦ４を用いてラッチし、さらにこの信号のデコー
ドした値をフリップフロップ回路ＦＦ５〜ＦＦ７を用い
てラッチすることによって２分周、４分周、８分周クロ
ックセレクト信号２Ｓ，４Ｓ，８Ｓを生成し、この信号
で同位相の２分周、４分周、８分周クロック信号２ＣＬ
Ｋ，４ＣＬＫ，８ＣＬＫが入力されているそれぞれのク
ロックドインバータ回路ＣＮ１〜ＣＮ３の出力を切り換
えることにより、簡単な回路によって所望の分周クロッ
ク信号に切り換えて動作クロック信号ＣＬＯＣＫを出力
させることができ、かつこの動作クロック信号ＣＬＯＣ
Ｋの切り換え時のクロック位相を保障することができ
る。
の入力信号ＩＮ１，ＩＮ２をフリップフロップ回路ＦＦ
３，ＦＦ４を用いてラッチし、さらにこの信号のデコー
ドした値をフリップフロップ回路ＦＦ５〜ＦＦ７を用い
てラッチすることによって２分周、４分周、８分周クロ
ックセレクト信号２Ｓ，４Ｓ，８Ｓを生成し、この信号
で同位相の２分周、４分周、８分周クロック信号２ＣＬ
Ｋ，４ＣＬＫ，８ＣＬＫが入力されているそれぞれのク
ロックドインバータ回路ＣＮ１〜ＣＮ３の出力を切り換
えることにより、簡単な回路によって所望の分周クロッ
ク信号に切り換えて動作クロック信号ＣＬＯＣＫを出力
させることができ、かつこの動作クロック信号ＣＬＯＣ
Ｋの切り換え時のクロック位相を保障することができ
る。
【００４２】また、この分周器は、たとえばＬＳＩの動
作クロック信号ＣＬＯＣＫを生成する回路として構成さ
れ、スリープモードや待機モードなどでパワーダウンが
可能な場合には、８分周クロック信号８ＣＬＫを選択し
て低い周波数に切り換えて動作を抑えることができるの
で、低消費電力対策が可能となっている。
作クロック信号ＣＬＯＣＫを生成する回路として構成さ
れ、スリープモードや待機モードなどでパワーダウンが
可能な場合には、８分周クロック信号８ＣＬＫを選択し
て低い周波数に切り換えて動作を抑えることができるの
で、低消費電力対策が可能となっている。
【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４４】たとえば、本実施例の分周器については、
２分周、４分周、８分周クロック信号２ＣＬＫ，４ＣＬ
Ｋ，８ＣＬＫを切り換えて、このいずれかによる動作ク
ロック信号ＣＬＯＣＫを出力する場合について説明した
が、本発明は前記実施例に限定されるものではなく、１
６分周など、他の分周クロック信号を出力させる場合に
ついて適用可能である。
２分周、４分周、８分周クロック信号２ＣＬＫ，４ＣＬ
Ｋ，８ＣＬＫを切り換えて、このいずれかによる動作ク
ロック信号ＣＬＯＣＫを出力する場合について説明した
が、本発明は前記実施例に限定されるものではなく、１
６分周など、他の分周クロック信号を出力させる場合に
ついて適用可能である。
【００４５】また、分周器の回路構成については、図１
に示すようなフリップフロップ回路ＦＦ１〜ＦＦ７、ク
ロックドインバータ回路ＣＮ１〜ＣＮ３などによる回路
構成に限定されるものではなく、分周クロック信号、分
周クロックセレクト信号が生成できる回路要素であれ
ば、他の回路構成についても適用可能であることはいう
までもない。
に示すようなフリップフロップ回路ＦＦ１〜ＦＦ７、ク
ロックドインバータ回路ＣＮ１〜ＣＮ３などによる回路
構成に限定されるものではなく、分周クロック信号、分
周クロックセレクト信号が生成できる回路要素であれ
ば、他の回路構成についても適用可能であることはいう
までもない。
【００４６】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるＬＳＩの動作クロ
ック信号を生成する回路に用いられる分周器に適用した
場合について説明したが、これに限定されるものではな
く、動作クロック信号の切り換えが必要とされる他の回
路または装置についても広く適用可能である。
てなされた発明をその利用分野であるＬＳＩの動作クロ
ック信号を生成する回路に用いられる分周器に適用した
場合について説明したが、これに限定されるものではな
く、動作クロック信号の切り換えが必要とされる他の回
路または装置についても広く適用可能である。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】(1).第１の論理回路により入力される源発
振クロック信号から複数種類の分周クロック信号を生成
し、第２の論理回路により入力される複数の入力信号か
ら複数の分周クロックセレクト信号を生成し、第３の論
理回路によりこれらの生成された複数種類の分周クロッ
ク信号を複数の分周クロックセレクト信号により選択す
ることにより、所望の分周クロック信号に切り換えて回
路動作に必要な動作クロック信号としての出力が可能と
なる。
振クロック信号から複数種類の分周クロック信号を生成
し、第２の論理回路により入力される複数の入力信号か
ら複数の分周クロックセレクト信号を生成し、第３の論
理回路によりこれらの生成された複数種類の分周クロッ
ク信号を複数の分周クロックセレクト信号により選択す
ることにより、所望の分周クロック信号に切り換えて回
路動作に必要な動作クロック信号としての出力が可能と
なる。
【００４９】(2).前記(1) において、最も低い周波数に
よる分周クロック信号に同期させて、分周クロックセレ
クト信号を生成する第２の論理回路を動作させることに
より、分周クロック信号の切り換わりにおける動作クロ
ック信号の位相を保障することが可能となる。
よる分周クロック信号に同期させて、分周クロックセレ
クト信号を生成する第２の論理回路を動作させることに
より、分周クロック信号の切り換わりにおける動作クロ
ック信号の位相を保障することが可能となる。
【００５０】(3).前記(1) において、フリップフロップ
回路により第１の論理回路および第２の論理回路を構成
し、クロックドインバータ回路により第３の論理回路を
構成することにより、動作クロック信号の出力を簡単な
回路構成により実現することが可能となる。
回路により第１の論理回路および第２の論理回路を構成
し、クロックドインバータ回路により第３の論理回路を
構成することにより、動作クロック信号の出力を簡単な
回路構成により実現することが可能となる。
【００５１】(4).前記(1) 〜(3) により、簡単な回路構
成によって所望の分周クロック信号に切り換えて動作ク
ロック信号を出力することができるとともに、この動作
クロック信号の切り換え時のクロック位相の保障が可能
とされる分周器を得ることができる。
成によって所望の分周クロック信号に切り換えて動作ク
ロック信号を出力することができるとともに、この動作
クロック信号の切り換え時のクロック位相の保障が可能
とされる分周器を得ることができる。
【００５２】(5).前記(4) において、特にこの分周器を
ＬＳＩの動作クロック信号の生成のために用いる場合
に、スリープモードや待機モードなどでパワーダウンが
可能なときに低い周波数に切り換えて回路動作を抑える
ことができるので、低消費電力対策が可能となる。
ＬＳＩの動作クロック信号の生成のために用いる場合
に、スリープモードや待機モードなどでパワーダウンが
可能なときに低い周波数に切り換えて回路動作を抑える
ことができるので、低消費電力対策が可能となる。
【図１】本発明の一実施例である分周器を示す論理回路
図である。
図である。
【図２】本実施例の分周器におけるタイムチャート図で
ある。
ある。
【図３】従来技術の一例である分周器を示す論理回路図
である。
である。
１ 第１の論理回路 ２ 第２の論理回路 ３ 第３の論理回路 ４ ２分周回路 ＦＦ１〜ＦＦ７ フリップフロップ回路 Ｎ１〜Ｎ６ インバータ回路 ＥＸＯＲ１，ＥＸＯＲ２ エクスクルーシブオア回路 ＡＮＤ１，ＡＮＤ２ アンド回路 ＤＮ１，ＤＮ２ ディレイ用インバータ回路 ＣＮ１〜ＣＮ３ クロックドインバータ回路 ＣＬＫ 源発振クロック信号 ＩＮ１，ＩＮ２ 入力信号 ２ＣＬＫ ２分周クロック信号 ４ＣＬＫ ４分周クロック信号 ４ＣＬＫＮ ４分周クロック信号 ８ＣＬＫ ８分周クロック信号 ２Ｓ ２分周クロックセレクト信号 ４Ｓ ４分周クロックセレクト信号 ８Ｓ ８分周クロックセレクト信号 ＣＬＯＣＫ 動作クロック信号 ＲＥＳＥＴ リセット信号 ＦＦ１１，ＦＦ１２ フリップフロップ回路 ＣＮ１１，ＣＮ１２ クロックドインバータ回路 ＩＮ１１ 入力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 21/08 Ｚ 21/10
Claims (3)
- 【請求項１】 周期的な源発振クロック信号から所定の
周波数による動作クロック信号を生成する分周器であっ
て、前記分周器に、前記源発振クロック信号と、該源発
振クロック信号に非同期な複数の入力信号が入力され、
前記源発振クロック信号から所定の周波数に分周した複
数種類の分周クロック信号を生成する第１の論理回路
と、前記複数の入力信号から所定のパルス幅による複数
の分周クロックセレクト信号を生成する第２の論理回路
と、前記第１の論理回路により生成された複数種類の分
周クロック信号を前記第２の論理回路により生成された
複数の分周クロックセレクト信号により選択して所定の
周波数による動作クロック信号を出力する第３の論理回
路とを有することを特徴とする分周器。 - 【請求項２】 前記第２の論理回路を、前記第１の論理
回路により生成された複数種類の分周クロック信号のう
ちの最も低い周波数による分周クロック信号に同期させ
て動作させ、前記分周クロック信号の切り換わりにおけ
る前記動作クロック信号の位相を保障することを特徴と
する請求項１記載の分周器。 - 【請求項３】 前記第１の論理回路および前記第２の論
理回路をフリップフロップ回路により構成し、前記第３
の論理回路をクロックドインバータ回路により構成する
ことを特徴とする請求項１または２記載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029378A JPH07240682A (ja) | 1994-02-28 | 1994-02-28 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029378A JPH07240682A (ja) | 1994-02-28 | 1994-02-28 | 分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240682A true JPH07240682A (ja) | 1995-09-12 |
Family
ID=12274491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029378A Withdrawn JPH07240682A (ja) | 1994-02-28 | 1994-02-28 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240682A (ja) |
-
1994
- 1994-02-28 JP JP6029378A patent/JPH07240682A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |