JP3678351B2 - クロック抽出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック抽出回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のクロック抽出回路２００を示す図である。
【０００３】
従来のクロック抽出回路２００において、入力端子１から入力された受信信号は、バッファ回路２に入力され、バッファ回路２は、非反転信号Ｓ１と、反転信号Ｓ２とを出力する。
【０００４】
発振回路ＯＳＣ１１は、論理回路７と、遅延回路Ｄ５とによって構成されている。
【０００５】
非反転信号Ｓ１は、論理回路７に入力され、論理回路７は、入力信号がＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する。
【０００６】
発信回路ＯＳＣ１１の発振の周期Ｔは、論理回路７の入力信号が、遅延回路Ｄ５を通って、論理回路７に再び入力されるまでの時間で決まる。
【０００７】
発振回路ＯＳＣ１２は、論理回路８と、遅延回路Ｄ６とによって構成されている。
【０００８】
反転信号Ｓ２は、論理回路８に入力され、論理回路８は、入力信号がＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する。
【０００９】
発信回路ＯＳＣ１２の発振の周期Ｔは、論理回路８の入力信号が、遅延回路Ｄ６を通って、論理回路８に再び入力されるまでの時間で決まる。
【００１０】
図４は、従来のクロック抽出回路２００における主要部分の信号波形を示す図である。
【００１１】
発振回路ＯＳＣ１１の出力信号Ｓ１１と、発振回路ＯＳＣ１２の出力信号Ｓ１２とを、論理回路９が論理和演算し、クロック抽出回路２００の出力端子１０から、図４に示すように、連続的なクロックＳ１３が出力される。
【００１２】
このクロック抽出回路２００は、符号が変化する度に、同じ符号の連続によって蓄積されたデータとクロックとの位相のズレをキャンセルし、入力信号の位相にあったクロックを生成することができるので、バースト的に受信される信号から瞬時にクロックを抽出する場合に適している。
【００１３】
なお、クロック抽出回路２００の参考文献として、「M. Banu and E. Dunlop,“Clock recovery circuits with instantaneous locking,” Electron. Lett., vol.28, No.23, pp2127-2130, Nov.1992）」がある。
【００１４】
【発明が解決しようとする課題】
送信側で使用しているクロックの周波数、位相と、受信側で使用しているクロックの周波数、位相とは、互いに同じであることが望ましいが、ある程度のズレが必ず存在する。
【００１５】
図４に示すように、周波数のズレは、同じ符号が連続した場合に蓄積され、特に、送信側のクロックが、受信側のクロックよりも遅い場合に、図４の信号Ｓ１２が示すように、切り替えの直前で小さなパルスが生じたときに、発振回路ＯＳＣ１２が切り替わる。
【００１６】
理想的な方形波形であれば、図４の信号Ｓ１３が示す波形Ｗ１のように、問題は生じないが、実際の回路では、立ち上がり下がりの時間が有限であるので、図４の信号Ｓ１３が示す波形Ｗ２のように、１つの方形波形が２つに分かれる。この分かれた部分が、後段の回路で応答すると、ビットエラー等が発生し、問題になる。
【００１７】
本発明は、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができるクロック抽出回路を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】
本発明は、クロック抽出回路における発振回路に使用する論理回路として、２入力論理回路の代わりに３入力論理回路を使用し、受信データを固定的な時間だけ遅らせて発振回路に入力させるクロック抽出回路である。
【００１９】
これによって、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができる。
【００２０】
【発明の実施の形態および実施例】
図１は、本発明の一実施例であるクロック抽出回路１００を示す図である。
【００２１】
クロック抽出回路１００は、入力端子１と、バッファ回路２と、遅延回路Ｄ１、Ｄ３と、第１の発振回路ＯＳＣ１と、第２の発振回路ＯＳＣ２と、論理回路５とを有する。
【００２２】
バッファ回路２は、クロック抽出回路１００が入力した入力信号の非反転出力信号Ｓ１と、反転出力信号Ｓ２とを出力する回路である。
【００２３】
遅延回路Ｄ１は、バッファ回路２が出力した非反転出力信号を、時間τだけ遅らせ、論理回路３に送る回路である。
【００２４】
第１の発振回路ＯＳＣ１は、３入力端子を具備する論理回路３と、Ｔ／２遅延回路Ｄ２とを有する。
【００２５】
論理回路３は、遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する回路である。
【００２６】
Ｔ／２遅延回路Ｄ２は、論理回路３の出力信号を、Ｔ／２だけ遅らせ、論理回路３の入力端子に入力させる。なお、Ｔは、発信回路ＯＳＣ１の発振の周期である。
【００２７】
遅延回路Ｄ３は、バッファ回路２が出力した反転出力信号を、時間τだけ遅らせ、論理回路４に入力する回路である。
【００２８】
第２の発振回路ＯＳＣ２は、３入力端子を具備する論理回路４と、Ｔ／２遅延回路Ｄ４とを有する。
【００２９】
Ｔ／２遅延回路Ｄ４は、論理回路４の出力信号を、Ｔ／２だけ遅らせ、論理回路４の入力端子に入力させる。なお、Ｔは、発信回路ＯＳＣ２の発振の周期である。
【００３０】
論理回路４は、遅延回路Ｄ３によって時間τだけ遅らされた反転信号と、バッファ回路２から出力された反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する回路である。
【００３１】
論理回路５は、第１の発振回路ＯＳＣ１の出力信号と第２の発振回路ＯＳＣ２の出力信号とを合わせて出力するＯＲ回路である。
【００３２】
次に、上記実施例の動作について説明する。
【００３３】
図２は、上記実施例における主要部分の信号波形を示す図である。
【００３４】
クロック抽出回路１００の入力端子１から入力された受信信号は、バッファ回路２に入力され、バッファ回路２は、非反転出力信号Ｓ１と、反転出力信号Ｓ２とを出力する。
【００３５】
非反転出力信号Ｓ１は、遅延回路Ｄ１によって、時間τだけ遅らされ、論理回路３に入力される。
【００３６】
反転出力信号Ｓ２は、遅延回路Ｄ３によって、時間τだけ遅らされ、論理回路４に入力される。
【００３７】
論理回路３は、遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始し、発振信号Ｓ５を出力する。
【００３８】
論理回路３における発振の周期（発振信号Ｓ５の周期）は、論理回路３の出力信号が、遅延回路Ｄ２を通って、論理回路３に再び入力されるまでの時間である。一方、論理回路３に入力された２つの信号（遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号と）の一方が、ＬｏｗからＨｉｇｈレベルになった時点で発振が止まる。
【００３９】
論理回路４は、遅延回路Ｄ３によって時間τだけ遅らされた反転信号と、バッファ回路２から出力された反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始し、発振信号Ｓ６を出力する。
【００４０】
論理回路４における発振の周期（発振信号Ｓ６の周期）は、論理回路４の出力信号が、遅延回路Ｄ４を通って、論理回路４に再び入力されるまでの時間である。一方、論理回路４に入力された２つの信号（遅延回路Ｄ３によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された反転信号そのままの信号）の一方がＬｏｗからＨｉｇｈレベルになった時点で発振が止まる。
【００４１】
クロックのズレの蓄積が、時間τよりも小さい範囲内では、小さなパルスが発生しない（信号Ｓ６）。第２の発振回路ＯＳＣ２が出力した信号Ｓ６は、論理回路５によって足され、クロック抽出回路１００の出力端子６から、連続的なクロック（信号Ｓ７）が出力される。
【００４２】
上記実施例によれば、発振回路に用いる論理回路を２入力の代わりに３入力のものを用い、受信データを固定的な時間だけ遅らせて発振回路に入力するので、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができる。
【００４３】
つまり、バッファ回路２は、クロック抽出回路の入力信号の非反転信号、反転信号を出力するバッファ回路の例である。
【００４４】
遅延回路Ｄ１は、バッファ回路の非反転出力信号を、ビットの半周期を超えない所定時間だけ遅延させる第１の遅延手段の例である。遅延回路Ｄ３は、バッファ回路の反転出力信号を、ビットの半周期を超えない所定時間だけ、遅延させる第２の遅延手段の例である。
【００４５】
第１の発振回路ＯＳＣ１は、３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第１の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の非反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第１の発振回路の例である。
【００４６】
第２の発振回路ＯＳＣ２は、３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第２の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第２の発振回路の例である。
【００４７】
上記実施例によれば、上記第１、２の発振回路は、上記２つ目の入力端子、上記３つ目の入力端子における信号の符号レベルがともにＬｏｗに転じると同時に、発振を開始し、上記２つ目の入力端子、上記３つ目の入力端子における信号の一方がＨｉｇｈに転じた瞬間に発振を停止し、また、上記第１、２の発振回路は、互いに補完するように、発振と停止とを繰り返し、上記第１、２の発振回路の出力信号を合わせることによって、連続的なクロックを出力し、伝達時間に差をつけた２入力の一方がＨｉｇｈに転じた時点で、上記第１、２の発振回路の発振を停止するので、発振回路の切り替えに伴う不必要な小パルスの発生を抑圧することができる。
【００４８】
【発明の効果】
本発明によれば、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができるという効果を奏する
【図面の簡単な説明】
【図１】本発明の一実施例であるクロック抽出回路１００を示す図である。
【図２】上記実施例における主要部分の信号波形を示す図である。
【図３】従来のクロック抽出回路２００を示す図である。
【図４】従来のクロック抽出回路２００における主要部分の信号波形を示す図である。
【符号の説明】
１００…クロック抽出回路、
１…入力端子、
２…バッファ回路、
３、４、５…論理回路、
Ｄ１、Ｄ２、Ｄ３、Ｄ４…遅延回路、
ＯＳＣ１…第１の発振回路、
ＯＳＣ２…第２の発振回路。
【発明の属する技術分野】
本発明は、クロック抽出回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のクロック抽出回路２００を示す図である。
【０００３】
従来のクロック抽出回路２００において、入力端子１から入力された受信信号は、バッファ回路２に入力され、バッファ回路２は、非反転信号Ｓ１と、反転信号Ｓ２とを出力する。
【０００４】
発振回路ＯＳＣ１１は、論理回路７と、遅延回路Ｄ５とによって構成されている。
【０００５】
非反転信号Ｓ１は、論理回路７に入力され、論理回路７は、入力信号がＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する。
【０００６】
発信回路ＯＳＣ１１の発振の周期Ｔは、論理回路７の入力信号が、遅延回路Ｄ５を通って、論理回路７に再び入力されるまでの時間で決まる。
【０００７】
発振回路ＯＳＣ１２は、論理回路８と、遅延回路Ｄ６とによって構成されている。
【０００８】
反転信号Ｓ２は、論理回路８に入力され、論理回路８は、入力信号がＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する。
【０００９】
発信回路ＯＳＣ１２の発振の周期Ｔは、論理回路８の入力信号が、遅延回路Ｄ６を通って、論理回路８に再び入力されるまでの時間で決まる。
【００１０】
図４は、従来のクロック抽出回路２００における主要部分の信号波形を示す図である。
【００１１】
発振回路ＯＳＣ１１の出力信号Ｓ１１と、発振回路ＯＳＣ１２の出力信号Ｓ１２とを、論理回路９が論理和演算し、クロック抽出回路２００の出力端子１０から、図４に示すように、連続的なクロックＳ１３が出力される。
【００１２】
このクロック抽出回路２００は、符号が変化する度に、同じ符号の連続によって蓄積されたデータとクロックとの位相のズレをキャンセルし、入力信号の位相にあったクロックを生成することができるので、バースト的に受信される信号から瞬時にクロックを抽出する場合に適している。
【００１３】
なお、クロック抽出回路２００の参考文献として、「M. Banu and E. Dunlop,“Clock recovery circuits with instantaneous locking,” Electron. Lett., vol.28, No.23, pp2127-2130, Nov.1992）」がある。
【００１４】
【発明が解決しようとする課題】
送信側で使用しているクロックの周波数、位相と、受信側で使用しているクロックの周波数、位相とは、互いに同じであることが望ましいが、ある程度のズレが必ず存在する。
【００１５】
図４に示すように、周波数のズレは、同じ符号が連続した場合に蓄積され、特に、送信側のクロックが、受信側のクロックよりも遅い場合に、図４の信号Ｓ１２が示すように、切り替えの直前で小さなパルスが生じたときに、発振回路ＯＳＣ１２が切り替わる。
【００１６】
理想的な方形波形であれば、図４の信号Ｓ１３が示す波形Ｗ１のように、問題は生じないが、実際の回路では、立ち上がり下がりの時間が有限であるので、図４の信号Ｓ１３が示す波形Ｗ２のように、１つの方形波形が２つに分かれる。この分かれた部分が、後段の回路で応答すると、ビットエラー等が発生し、問題になる。
【００１７】
本発明は、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができるクロック抽出回路を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】
本発明は、クロック抽出回路における発振回路に使用する論理回路として、２入力論理回路の代わりに３入力論理回路を使用し、受信データを固定的な時間だけ遅らせて発振回路に入力させるクロック抽出回路である。
【００１９】
これによって、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができる。
【００２０】
【発明の実施の形態および実施例】
図１は、本発明の一実施例であるクロック抽出回路１００を示す図である。
【００２１】
クロック抽出回路１００は、入力端子１と、バッファ回路２と、遅延回路Ｄ１、Ｄ３と、第１の発振回路ＯＳＣ１と、第２の発振回路ＯＳＣ２と、論理回路５とを有する。
【００２２】
バッファ回路２は、クロック抽出回路１００が入力した入力信号の非反転出力信号Ｓ１と、反転出力信号Ｓ２とを出力する回路である。
【００２３】
遅延回路Ｄ１は、バッファ回路２が出力した非反転出力信号を、時間τだけ遅らせ、論理回路３に送る回路である。
【００２４】
第１の発振回路ＯＳＣ１は、３入力端子を具備する論理回路３と、Ｔ／２遅延回路Ｄ２とを有する。
【００２５】
論理回路３は、遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する回路である。
【００２６】
Ｔ／２遅延回路Ｄ２は、論理回路３の出力信号を、Ｔ／２だけ遅らせ、論理回路３の入力端子に入力させる。なお、Ｔは、発信回路ＯＳＣ１の発振の周期である。
【００２７】
遅延回路Ｄ３は、バッファ回路２が出力した反転出力信号を、時間τだけ遅らせ、論理回路４に入力する回路である。
【００２８】
第２の発振回路ＯＳＣ２は、３入力端子を具備する論理回路４と、Ｔ／２遅延回路Ｄ４とを有する。
【００２９】
Ｔ／２遅延回路Ｄ４は、論理回路４の出力信号を、Ｔ／２だけ遅らせ、論理回路４の入力端子に入力させる。なお、Ｔは、発信回路ＯＳＣ２の発振の周期である。
【００３０】
論理回路４は、遅延回路Ｄ３によって時間τだけ遅らされた反転信号と、バッファ回路２から出力された反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始する回路である。
【００３１】
論理回路５は、第１の発振回路ＯＳＣ１の出力信号と第２の発振回路ＯＳＣ２の出力信号とを合わせて出力するＯＲ回路である。
【００３２】
次に、上記実施例の動作について説明する。
【００３３】
図２は、上記実施例における主要部分の信号波形を示す図である。
【００３４】
クロック抽出回路１００の入力端子１から入力された受信信号は、バッファ回路２に入力され、バッファ回路２は、非反転出力信号Ｓ１と、反転出力信号Ｓ２とを出力する。
【００３５】
非反転出力信号Ｓ１は、遅延回路Ｄ１によって、時間τだけ遅らされ、論理回路３に入力される。
【００３６】
反転出力信号Ｓ２は、遅延回路Ｄ３によって、時間τだけ遅らされ、論理回路４に入力される。
【００３７】
論理回路３は、遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始し、発振信号Ｓ５を出力する。
【００３８】
論理回路３における発振の周期（発振信号Ｓ５の周期）は、論理回路３の出力信号が、遅延回路Ｄ２を通って、論理回路３に再び入力されるまでの時間である。一方、論理回路３に入力された２つの信号（遅延回路Ｄ１によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された非反転信号そのままの信号と）の一方が、ＬｏｗからＨｉｇｈレベルになった時点で発振が止まる。
【００３９】
論理回路４は、遅延回路Ｄ３によって時間τだけ遅らされた反転信号と、バッファ回路２から出力された反転信号そのままの信号とが、ともにＨｉｇｈからＬｏｗレベルに切り替わると同時に、発振を開始し、発振信号Ｓ６を出力する。
【００４０】
論理回路４における発振の周期（発振信号Ｓ６の周期）は、論理回路４の出力信号が、遅延回路Ｄ４を通って、論理回路４に再び入力されるまでの時間である。一方、論理回路４に入力された２つの信号（遅延回路Ｄ３によって時間τだけ遅らされた非反転信号と、バッファ回路２から出力された反転信号そのままの信号）の一方がＬｏｗからＨｉｇｈレベルになった時点で発振が止まる。
【００４１】
クロックのズレの蓄積が、時間τよりも小さい範囲内では、小さなパルスが発生しない（信号Ｓ６）。第２の発振回路ＯＳＣ２が出力した信号Ｓ６は、論理回路５によって足され、クロック抽出回路１００の出力端子６から、連続的なクロック（信号Ｓ７）が出力される。
【００４２】
上記実施例によれば、発振回路に用いる論理回路を２入力の代わりに３入力のものを用い、受信データを固定的な時間だけ遅らせて発振回路に入力するので、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができる。
【００４３】
つまり、バッファ回路２は、クロック抽出回路の入力信号の非反転信号、反転信号を出力するバッファ回路の例である。
【００４４】
遅延回路Ｄ１は、バッファ回路の非反転出力信号を、ビットの半周期を超えない所定時間だけ遅延させる第１の遅延手段の例である。遅延回路Ｄ３は、バッファ回路の反転出力信号を、ビットの半周期を超えない所定時間だけ、遅延させる第２の遅延手段の例である。
【００４５】
第１の発振回路ＯＳＣ１は、３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第１の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の非反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第１の発振回路の例である。
【００４６】
第２の発振回路ＯＳＣ２は、３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第２の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第２の発振回路の例である。
【００４７】
上記実施例によれば、上記第１、２の発振回路は、上記２つ目の入力端子、上記３つ目の入力端子における信号の符号レベルがともにＬｏｗに転じると同時に、発振を開始し、上記２つ目の入力端子、上記３つ目の入力端子における信号の一方がＨｉｇｈに転じた瞬間に発振を停止し、また、上記第１、２の発振回路は、互いに補完するように、発振と停止とを繰り返し、上記第１、２の発振回路の出力信号を合わせることによって、連続的なクロックを出力し、伝達時間に差をつけた２入力の一方がＨｉｇｈに転じた時点で、上記第１、２の発振回路の発振を停止するので、発振回路の切り替えに伴う不必要な小パルスの発生を抑圧することができる。
【００４８】
【発明の効果】
本発明によれば、送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができるという効果を奏する
【図面の簡単な説明】
【図１】本発明の一実施例であるクロック抽出回路１００を示す図である。
【図２】上記実施例における主要部分の信号波形を示す図である。
【図３】従来のクロック抽出回路２００を示す図である。
【図４】従来のクロック抽出回路２００における主要部分の信号波形を示す図である。
【符号の説明】
１００…クロック抽出回路、
１…入力端子、
２…バッファ回路、
３、４、５…論理回路、
Ｄ１、Ｄ２、Ｄ３、Ｄ４…遅延回路、
ＯＳＣ１…第１の発振回路、
ＯＳＣ２…第２の発振回路。
Claims (2)
- 受信回路に設けられるクロック抽出回路において、
上記クロック抽出回路の入力信号の非反転信号、反転信号を出力するバッファ回路と；
上記バッファ回路の非反転出力信号を、ビットの半周期を超えない所定時間だけ遅延させる第１の遅延手段と；
上記バッファ回路の反転出力信号を、ビットの半周期を超えない所定時間だけ、遅延させる第２の遅延手段と；
３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第１の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の非反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第１の発振回路と；
３入力端子を持ち、上記３入力端子のうちの１つ目の入力端子は、自出力信号が、受信すべきデータの１ビットの半周期だけ遅らされて、再入力する端子であり、上記３入力端子のうちの２つ目の入力端子は、上記第２の遅延手段の出力信号を入力する端子であり、上記３入力端子のうちの３つ目の入力端子は、上記バッファ回路の反転出力信号を入力する端子であり、上記２つ目の入力端子と上記３つ目の入力端子とに入力される受信データ符号レベルに応じて、発振と停止とを繰り返す第２の発振回路と；
上記第１の発振回路の出力信号と上記第２の発振回路の出力信号とを合わせて出力するＯＲ回路と；
を有することを特徴とするクロック抽出回路。 - 請求項１において、
上記第１、２の発振回路は、上記２つ目の入力端子、上記３つ目の入力端子における信号の符号レベルがともにＬｏｗに転じると同時に、発振を開始し、上記２つ目の入力端子、上記３つ目の入力端子における信号の一方がＨｉｇｈに転じた瞬間に発振を停止し、
また、上記第１、２の発振回路は、互いに補完するように、発振と停止とを繰り返し、上記第１、２の発振回路の出力信号を合わせることによって、連続的なクロックを出力し、伝達時間に差をつけた２入力の一方がＨｉｇｈに転じた時点で、上記第１、２の発振回路の発振を停止することを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214724A JP3678351B2 (ja) | 2001-07-16 | 2001-07-16 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003032232A (ja) | 2003-01-31 |
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