JPH09261029A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09261029A JPH09261029A JP8062378A JP6237896A JPH09261029A JP H09261029 A JPH09261029 A JP H09261029A JP 8062378 A JP8062378 A JP 8062378A JP 6237896 A JP6237896 A JP 6237896A JP H09261029 A JPH09261029 A JP H09261029A
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- JP
- Japan
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- signal
- flip
- flop
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Abstract
(57)【要約】
【課題】所定周波数の繰り返しパルスからなる第一信号
と同じ周波数の第一信号と同期する信号を、第二信号の
期間だけ出力する半導体集積回路を提供する。 【解決手段】所定周波数の繰り返しパルスからなる第一
信号１がバツファ３を介してＤフリップフロツプ４のＣ
（クロック）入力に、トリガとなる第二信号２がＲ（リ
セット）端子に接続されている。Ｄフリップフロツプ４
の反転出力（Ｑバー）がＤ（データ）端子に接続され、
その反転出力と第二信号２とがＲＳフリップフロップ５
の入力とされ、そのＲＳフリップフロップの出力と前記
信号１とをＮＡＮＤ６の入力とし、更にインバーター７
を通して出力信号を取り出す。特にＤフリップフロツプ
４を、信号の立ち下がりでインクリメントするネガティ
ブエッジトリガ型とすると、最初のハイ期間が短くなら
ないので良い。
と同じ周波数の第一信号と同期する信号を、第二信号の
期間だけ出力する半導体集積回路を提供する。 【解決手段】所定周波数の繰り返しパルスからなる第一
信号１がバツファ３を介してＤフリップフロツプ４のＣ
（クロック）入力に、トリガとなる第二信号２がＲ（リ
セット）端子に接続されている。Ｄフリップフロツプ４
の反転出力（Ｑバー）がＤ（データ）端子に接続され、
その反転出力と第二信号２とがＲＳフリップフロップ５
の入力とされ、そのＲＳフリップフロップの出力と前記
信号１とをＮＡＮＤ６の入力とし、更にインバーター７
を通して出力信号を取り出す。特にＤフリップフロツプ
４を、信号の立ち下がりでインクリメントするネガティ
ブエッジトリガ型とすると、最初のハイ期間が短くなら
ないので良い。
Description
【０００１】
【発明の属する技術分野】本発明は、ある信号と同期し
て同じ周波数の出力信号を、他の入力信号のある期間だ
けに出力する半導体集積回路に関する。
て同じ周波数の出力信号を、他の入力信号のある期間だ
けに出力する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下ＩＣと記す）の発
振回路からの信号やＩＣ外から入力される信号で所定周
波数の繰り返しパルスからなる信号と同期した信号を、
トリガー信号が入力されている期間だけ出力したり、或
いはＩＣ内で利用したい場合がある。
振回路からの信号やＩＣ外から入力される信号で所定周
波数の繰り返しパルスからなる信号と同期した信号を、
トリガー信号が入力されている期間だけ出力したり、或
いはＩＣ内で利用したい場合がある。
【０００３】このような場合によく利用されるのが、Ｄ
フリップフロップを利用したものである。Ｄフリップフ
ロップを利用した回路の例を図３（ａ）に、信号と出力
の波形を図３（ｂ）に示す。図３（ａ）において、繰り
返しパルスからなる第一信号１がバツファ３を介してＤ
フリップフロツプ４のクロック（Ｃ）入力に、トリガと
なる第二信号２がリセット（Ｒ）端子に接続されてい
る。そして、動作安定化のため、反転出力（Ｑバー）が
データ（Ｄ）端子に接続され、Ｑ端子から出力８が取り
出される。
フリップフロップを利用したものである。Ｄフリップフ
ロップを利用した回路の例を図３（ａ）に、信号と出力
の波形を図３（ｂ）に示す。図３（ａ）において、繰り
返しパルスからなる第一信号１がバツファ３を介してＤ
フリップフロツプ４のクロック（Ｃ）入力に、トリガと
なる第二信号２がリセット（Ｒ）端子に接続されてい
る。そして、動作安定化のため、反転出力（Ｑバー）が
データ（Ｄ）端子に接続され、Ｑ端子から出力８が取り
出される。
【０００４】図３（ｂ）において、第一信号１は常時供
給されており、第二信号２がハイ（Ｈ）レベルになって
から初めての第一信号１の転位エッジで、出力８が転位
する。（ロー（Ｌ）→Ｈ）このとき、第二信号２がどの
タイミングでＨレベルに立ち上がっても、その後の第一
信号１の最初の立ち上がりエッジで出力が立ち上がる。
（Ｄフリップフロップ４は第一信号１の立ち上がりでイ
ンクリメントするポジティブエッジトリガ型である。）
そして、信号１の次の立ち上がりエッジで出力８が立ち
下がる。（Ｈ→Ｌ）この出力波形をシフトレジスタのク
ロックとしたり、更に、この出力波形からシフトレジス
タのデータを作製したりするような機能をもたせる場合
がある。
給されており、第二信号２がハイ（Ｈ）レベルになって
から初めての第一信号１の転位エッジで、出力８が転位
する。（ロー（Ｌ）→Ｈ）このとき、第二信号２がどの
タイミングでＨレベルに立ち上がっても、その後の第一
信号１の最初の立ち上がりエッジで出力が立ち上がる。
（Ｄフリップフロップ４は第一信号１の立ち上がりでイ
ンクリメントするポジティブエッジトリガ型である。）
そして、信号１の次の立ち上がりエッジで出力８が立ち
下がる。（Ｈ→Ｌ）この出力波形をシフトレジスタのク
ロックとしたり、更に、この出力波形からシフトレジス
タのデータを作製したりするような機能をもたせる場合
がある。
【０００５】
【発明が解決しようとする課題】しかし、図３（ａ）の
回路では、出力波形は第一信号１の１／２の周波数とな
る。従って、例えば、この信号をシフトレジスタ等のク
ロックとして、ある周波数で動作させたい場合、第一信
号１はその２倍の周波数のものを供給する必要がある。
回路では、出力波形は第一信号１の１／２の周波数とな
る。従って、例えば、この信号をシフトレジスタ等のク
ロックとして、ある周波数で動作させたい場合、第一信
号１はその２倍の周波数のものを供給する必要がある。
【０００６】ＩＣ内の発振回路では高周波の信号発振が
無理であったり、また外部からの入力の場合でも、ノイ
ズの影響を受けたりするため周波数は低い方がよい場合
がある。以上のような問題に鑑みて、本発明の目的は、
第二信号２をトリガーとして、第一信号１と同期して同
じ周波数の信号を出力する半導体集積回路を提供するこ
とにある。
無理であったり、また外部からの入力の場合でも、ノイ
ズの影響を受けたりするため周波数は低い方がよい場合
がある。以上のような問題に鑑みて、本発明の目的は、
第二信号２をトリガーとして、第一信号１と同期して同
じ周波数の信号を出力する半導体集積回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体集積回路は、所定周波数の繰り返しパル
ス信号からなる第一信号をエッジトリガ型Ｄフリップフ
ロップのクロック入力とし、その第一信号の出力を指令
する第二信号をそのＤフリップフロップのリセット端子
に接続し、そのＤフリップフロップのデータ端子に接続
された反転出力と前記第二信号とをそれぞれＲＳフリッ
プフロップのセット・リセット入力とし、そのＲＳフリ
ップフロップの出力と前記第一信号とを論理積回路の入
力として、この論理積回路から前記第二信号に対応する
期間の間出力するものとする。
本発明の半導体集積回路は、所定周波数の繰り返しパル
ス信号からなる第一信号をエッジトリガ型Ｄフリップフ
ロップのクロック入力とし、その第一信号の出力を指令
する第二信号をそのＤフリップフロップのリセット端子
に接続し、そのＤフリップフロップのデータ端子に接続
された反転出力と前記第二信号とをそれぞれＲＳフリッ
プフロップのセット・リセット入力とし、そのＲＳフリ
ップフロップの出力と前記第一信号とを論理積回路の入
力として、この論理積回路から前記第二信号に対応する
期間の間出力するものとする。
【０００８】そのようにすれば、第一信号と同期した同
じ周波数の信号が得られる。特に、また、前記論理積回
路がＮＡＮＤ回路とインバータ回路からなるものとす
る。そのようにすれば、ＣＭＯＳ半導体としての構成が
容易になる。更に、エッジトリガ型Ｄフリップフロップ
がネガティブエッジトリガ型であることがよい。
じ周波数の信号が得られる。特に、また、前記論理積回
路がＮＡＮＤ回路とインバータ回路からなるものとす
る。そのようにすれば、ＣＭＯＳ半導体としての構成が
容易になる。更に、エッジトリガ型Ｄフリップフロップ
がネガティブエッジトリガ型であることがよい。
【０００９】そのようにすれば、フリップフロップ内で
の遅れの影響を回避できる。
の遅れの影響を回避できる。
【００１０】
【発明の実施の形態】上記課題解決のため、本発明の半
導体集積回路は、ＤフリップフロップにＲＳフリップフ
ロップと論理回路を付加するものである。以下、図面を
参照しながら本発明の実施例について説明する。 ［実施例１］図２（ａ）はＤフリップフロップを利用し
た本発明第一の実施例の半導体集積回路の回路図、図２
（ｂ）はその信号と回路各部の波形を示す。
導体集積回路は、ＤフリップフロップにＲＳフリップフ
ロップと論理回路を付加するものである。以下、図面を
参照しながら本発明の実施例について説明する。 ［実施例１］図２（ａ）はＤフリップフロップを利用し
た本発明第一の実施例の半導体集積回路の回路図、図２
（ｂ）はその信号と回路各部の波形を示す。
【００１１】図２（ａ）において、所定周波数の繰り返
しパルスからなる第一信号１がバツファ３を介してＤフ
リップフロツプ４のＣ（クロック）入力に、トリガとな
る第二信号２がＲ（リセット）端子に接続されている。
反転出力（Ｑバー）がＤ（データ）端子に接続され、そ
の反転出力と第二信号２とがＲＳフリップフロップ５の
入力とされ、そのＲＳフリップフロップの出力と前記信
号１とをＡＮＤ９の入力として、最終出力８が取り出さ
れている。
しパルスからなる第一信号１がバツファ３を介してＤフ
リップフロツプ４のＣ（クロック）入力に、トリガとな
る第二信号２がＲ（リセット）端子に接続されている。
反転出力（Ｑバー）がＤ（データ）端子に接続され、そ
の反転出力と第二信号２とがＲＳフリップフロップ５の
入力とされ、そのＲＳフリップフロップの出力と前記信
号１とをＡＮＤ９の入力として、最終出力８が取り出さ
れている。
【００１２】第一信号１は図２（ｂ）に見るように、常
時Ｌ、Ｈレベルを繰り返している。先ず、第二信号２が
Ｌレベルのとき、Ｄフリップフロップ４はリセットがか
けられており、Ｑ出力はＬ、Ｑバー出力はＨレベルとな
っている。従って、ＲＳフリップフロップ５のＲもＬレ
ベルが入力されるため、Ｂ点はＨレベルになる。Ｑバー
出力と接続されたＳ点は、同じくＨレベルであるため、
ＲＳフリップフロップ５の出力であるＡ点はＬレベルに
なる。さらに、Ａ点と信号１とをＡＮＤの入力とした出
力となるため、出力８はＬレベルに固定される。
時Ｌ、Ｈレベルを繰り返している。先ず、第二信号２が
Ｌレベルのとき、Ｄフリップフロップ４はリセットがか
けられており、Ｑ出力はＬ、Ｑバー出力はＨレベルとな
っている。従って、ＲＳフリップフロップ５のＲもＬレ
ベルが入力されるため、Ｂ点はＨレベルになる。Ｑバー
出力と接続されたＳ点は、同じくＨレベルであるため、
ＲＳフリップフロップ５の出力であるＡ点はＬレベルに
なる。さらに、Ａ点と信号１とをＡＮＤの入力とした出
力となるため、出力８はＬレベルに固定される。
【００１３】次に、第二信号２がＨレベルに転位すると
（時刻ｔ0 ）、Ｄフリップフロップ４、ＲＳフリップフ
ロップ５のリセットが共に解除されるが、Ａ点と出力は
ともにＬレベルを保持する。ただし、Ｄフリップフロッ
プ４のリセットが解除されたので、この後、第一信号１
の最初の立ち上がりエッジでＤフリップフロップ４のＱ
出力はＬからＨへ、ＱバーはＨからＬへ転位する（時刻
ｔ1 ）。このＤフリップフロップ４はクロックの立ち上
がりでインクリメントするもの（ポジティブエッジトリ
ガ型）である。
（時刻ｔ0 ）、Ｄフリップフロップ４、ＲＳフリップフ
ロップ５のリセットが共に解除されるが、Ａ点と出力は
ともにＬレベルを保持する。ただし、Ｄフリップフロッ
プ４のリセットが解除されたので、この後、第一信号１
の最初の立ち上がりエッジでＤフリップフロップ４のＱ
出力はＬからＨへ、ＱバーはＨからＬへ転位する（時刻
ｔ1 ）。このＤフリップフロップ４はクロックの立ち上
がりでインクリメントするもの（ポジティブエッジトリ
ガ型）である。
【００１４】すると、ＲＳフリップフロップ５のＳには
Ｌが、ＲにはＨが入力されることになり、Ａ点はＨレベ
ルに切り替わる。（時刻ｔ2 ） 当然、Ｓ点は、Ｌ、Ｈを繰り返すが、Ｒ点がＨレベル、
Ａ点がＨレベルであるため、Ｂ点はＬレベルになり、Ｓ
点の電位にかかわらずＡ点をＨレベルに固定する。その
ため、この時点から出力８から第一信号１と同期して同
じ周波数の波形が出力されることになる。
Ｌが、ＲにはＨが入力されることになり、Ａ点はＨレベ
ルに切り替わる。（時刻ｔ2 ） 当然、Ｓ点は、Ｌ、Ｈを繰り返すが、Ｒ点がＨレベル、
Ａ点がＨレベルであるため、Ｂ点はＬレベルになり、Ｓ
点の電位にかかわらずＡ点をＨレベルに固定する。その
ため、この時点から出力８から第一信号１と同期して同
じ周波数の波形が出力されることになる。
【００１５】ただし、Ｄフリップフロップ４が立ち上が
りエッジでインクリメントするものの場合は、図２
（ｂ）のようにどうしても、Ａ点がＬからＨに切り替わ
るタイミングが、フリップフロップ内での遅れがあるた
め遅くなってしまい、出力８の最初のＨ期間のデューテ
ィ（Ｌ1 ）が短くなることがある。図２（ａ）では、バ
ッファ３が各二個の例を示したが、個数はいくらでもよ
いことはいうまでもない。
りエッジでインクリメントするものの場合は、図２
（ｂ）のようにどうしても、Ａ点がＬからＨに切り替わ
るタイミングが、フリップフロップ内での遅れがあるた
め遅くなってしまい、出力８の最初のＨ期間のデューテ
ィ（Ｌ1 ）が短くなることがある。図２（ａ）では、バ
ッファ３が各二個の例を示したが、個数はいくらでもよ
いことはいうまでもない。
【００１６】［実施例２］図１（ａ）はＤフリップフロ
ップを利用した本発明第二の実施例の半導体集積回路の
回路図、図１（ｂ）は信号と回路各部の波形を示す。こ
の回路と図２（ａ）の第一の実施例の回路との違いは、
Ｄフリップフロツプ４が、信号の立ち下がりでインクリ
メントするネガティブエッジトリガ型であること、およ
び、ＡＮＤ９の代わりにＮＡＮＤ６とインバータ７とで
構成されていることである。接続方法等は同じである。
ップを利用した本発明第二の実施例の半導体集積回路の
回路図、図１（ｂ）は信号と回路各部の波形を示す。こ
の回路と図２（ａ）の第一の実施例の回路との違いは、
Ｄフリップフロツプ４が、信号の立ち下がりでインクリ
メントするネガティブエッジトリガ型であること、およ
び、ＡＮＤ９の代わりにＮＡＮＤ６とインバータ７とで
構成されていることである。接続方法等は同じである。
【００１７】図１（ｂ）に見るように、第一信号１は常
時Ｌ、Ｈレベルを繰り返している。先ず、第二信号２が
Ｌレベルのとき、第一の実施例と同様に、Ｂ点はＨレベ
ルに、Ａ点はＬレベルになる。さらに、出力はＡ点と信
号１とのＮＡＮＤ６の出力を更にインバータ７で反転し
たものとなるためＬレベルに固定される。次に、第二信
号２がＨレベルに転位すると（時刻ｔ0 ）、Ｄフリップ
フロップ４、ＲＳフリップフロップ５のリセットが共に
解除されるが、Ａ点と出力はともにＬレベルを保持す
る。この時点からの信号１の最初の立ち下がりエッジで
ＤフリップフロップのＱはＬからＨへ、ＱバーはＨから
Ｌへ転位する。（時刻ｔ1 ） すると、ＲＳフリップフロップのＳにはＬが、ＲにはＨ
が入力されることになり、Ａ点はＨレベルに切り替わ
り、この時点から出力には信号１と同じ波形が出力され
ることになり、時刻ｔ2 でＨになる。
時Ｌ、Ｈレベルを繰り返している。先ず、第二信号２が
Ｌレベルのとき、第一の実施例と同様に、Ｂ点はＨレベ
ルに、Ａ点はＬレベルになる。さらに、出力はＡ点と信
号１とのＮＡＮＤ６の出力を更にインバータ７で反転し
たものとなるためＬレベルに固定される。次に、第二信
号２がＨレベルに転位すると（時刻ｔ0 ）、Ｄフリップ
フロップ４、ＲＳフリップフロップ５のリセットが共に
解除されるが、Ａ点と出力はともにＬレベルを保持す
る。この時点からの信号１の最初の立ち下がりエッジで
ＤフリップフロップのＱはＬからＨへ、ＱバーはＨから
Ｌへ転位する。（時刻ｔ1 ） すると、ＲＳフリップフロップのＳにはＬが、ＲにはＨ
が入力されることになり、Ａ点はＨレベルに切り替わ
り、この時点から出力には信号１と同じ波形が出力され
ることになり、時刻ｔ2 でＨになる。
【００１８】当然、Ｓ点は、Ｌ、Ｈを繰り返すが、Ｒ点
がＨレベル、Ａ点がＨレベルであるため、Ｂ点はＬレベ
ルになり、Ｓ点の電位にかかわらずＡ点をＨレベルに固
定する。第二信号２がＨからＬレベルに転位すると（時
刻ｔ3 ）、ＱバーはＬからＨへ転位し、（或いはＨに保
たれ、）Ｂ点はＨレベルになり、Ａ点がＬレベルになる
ため、出力８はＬに固定される。
がＨレベル、Ａ点がＨレベルであるため、Ｂ点はＬレベ
ルになり、Ｓ点の電位にかかわらずＡ点をＨレベルに固
定する。第二信号２がＨからＬレベルに転位すると（時
刻ｔ3 ）、ＱバーはＬからＨへ転位し、（或いはＨに保
たれ、）Ｂ点はＨレベルになり、Ａ点がＬレベルになる
ため、出力８はＬに固定される。
【００１９】なお、このＤフリップフロップ４はクロッ
クの立ち下がりでインクリメントするもの（ネガティブ
エッジトリガ型）とした。図２（ａ）のように立ち上が
りでインクリメントする（ポジティブエッジトリガ型）
Ｄフリップフロップの場合は、フリップフロップ内での
遅れがあるため、Ａ点がＬからＨに切り替わるタイミン
グが遅れ、出力の最初のＨ期間のデューティが短くなる
ことがあったが、このようにクロックの立ち下がりでイ
ンクリメントするようにすれば、出力の最初のＨ期間の
デューティが短くなることがない。
クの立ち下がりでインクリメントするもの（ネガティブ
エッジトリガ型）とした。図２（ａ）のように立ち上が
りでインクリメントする（ポジティブエッジトリガ型）
Ｄフリップフロップの場合は、フリップフロップ内での
遅れがあるため、Ａ点がＬからＨに切り替わるタイミン
グが遅れ、出力の最初のＨ期間のデューティが短くなる
ことがあったが、このようにクロックの立ち下がりでイ
ンクリメントするようにすれば、出力の最初のＨ期間の
デューティが短くなることがない。
【００２０】また、出力部分を図２（ａ）のようにＡＮ
Ｄにせず、ＮＡＮＤ６とインバータ７とにした理由は、
その方がＣＭＯＳ半導体としての構成が容易であるため
である。
Ｄにせず、ＮＡＮＤ６とインバータ７とにした理由は、
その方がＣＭＯＳ半導体としての構成が容易であるため
である。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、ＤフリップフロップにＲＳフリップフ
ロップと論理回路を付加するだけで、第一信号の周波数
を低下させることがなく、第一信号と同期した同じ周波
数の出力が、第二信号のある期間だけ出力できる。しか
もネガティブエッジトリガ型Ｄフリップフロップとすれ
ば、第一波からデユーティの保たれた出力が得られる。
積回路によれば、ＤフリップフロップにＲＳフリップフ
ロップと論理回路を付加するだけで、第一信号の周波数
を低下させることがなく、第一信号と同期した同じ周波
数の出力が、第二信号のある期間だけ出力できる。しか
もネガティブエッジトリガ型Ｄフリップフロップとすれ
ば、第一波からデユーティの保たれた出力が得られる。
【図１】（ａ）は本発明第二の実施例の半導体集積回路
の回路図、（ｂ）はその回路各部の波形図
の回路図、（ｂ）はその回路各部の波形図
【図２】（ａ）は本発明第一の実施例の半導体集積回路
の回路図、（ｂ）はその回路各部の波形図
の回路図、（ｂ）はその回路各部の波形図
【図３】（ａ）は従来の集積回路の回路図、（ｂ）はそ
の回路各部の波形図
の回路各部の波形図
１ 第一信号 ２ 第二信号 ３ バッファ ４ Ｄフリップフロップ ５ ＲＳフリップフロップ ６ ＮＡＮＤ ７ インバータ ８ 出力 ９ ＡＮＤ
Claims (3)
- 【請求項１】所定周波数の繰り返しパルス信号からなる
第一信号をエッジトリガ型Ｄフリップフロップのクロッ
ク入力とし、その第一信号の出力を指令する第二信号を
そのＤフリップフロップのリセット端子に接続し、その
Ｄフリップフロップのデータ端子に接続された反転出力
と前記第二信号とをそれぞれＲＳフリップフロップのセ
ット・リセット入力とし、そのＲＳフリップフロップの
出力と前記第一信号とを論理積回路の入力として、この
論理積回路から前記第二信号に対応する期間の間出力す
ることを特徴とする半導体集積回路。 - 【請求項２】前記論理積回路がＮＡＮＤ回路とインバー
タ回路からなることを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項３】前記エッジトリガ型Ｄフリップフロップが
ネガティブエッジトリガ型であることを特徴とする請求
項１または２に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062378A JPH09261029A (ja) | 1996-03-19 | 1996-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062378A JPH09261029A (ja) | 1996-03-19 | 1996-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261029A true JPH09261029A (ja) | 1997-10-03 |
Family
ID=13198404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062378A Pending JPH09261029A (ja) | 1996-03-19 | 1996-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09261029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104753501A (zh) * | 2013-12-30 | 2015-07-01 | 上海普锐马电子有限公司 | 可程控完成方波同步输出的电路 |
-
1996
- 1996-03-19 JP JP8062378A patent/JPH09261029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104753501A (zh) * | 2013-12-30 | 2015-07-01 | 上海普锐马电子有限公司 | 可程控完成方波同步输出的电路 |
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