JPH0729506Y2

JPH0729506Y2 - シフト方式のパターン発生部をもつｉｃテスタ

Info

Publication number: JPH0729506Y2
Application number: JP6755389U
Authority: JP
Inventors: 順一郎山口
Original assignee: 安藤電気株式会社
Priority date: 1989-06-09
Filing date: 1989-06-09
Publication date: 1995-07-05
Anticipated expiration: 2004-06-09
Also published as: JPH036578U

Description

【考案の詳細な説明】［産業上の利用分野］この考案は、シフト方式のパターン発生部をもつICテス
タについてのものである。

［従来の技術］次に、第２図を参照して、従来装置の構成を説明する。

第２図の１はレイト発生器、２〜６は遅延線、11はスタ
ートストップ制御回路、12はアドレス制御回路、13はア
ドレスラッチ、14はコントロールメモリ、15はラッチ、
16はシフトレジスタ、17はディレイライン、18はパター
ンメモリ、19はラッチ、20はフォーマッタ、21はクロッ
ク発生器、22と23はラッチである。

また、31はタイミング信号、32と33はレイトのクロッ
ク、34はクロック発生器21の出力クロック、35はアドレ
ス制御用メモリデータ、36はパターンアドレス、37はパ
ターンデータ、38は出力波形である。

第２図では、レイト発生器１がレイトのクロック32を出
すと同時に、アドレスラッチ13が始動し、コントロール
メモリ14→ラッチ15→シフトレジスタ16→ディレイライ
ン17→パタンメモリ18→ラッチ19という順番に、逐次デ
ータが受け渡され、フォーマッタ20に入るパターンデー
タ37がクロック発生器21のクロック34に合うように可変
遅延線２〜６でT₁〜T₅のクロックを調整する。

次に、第２図の具体的な調整法を説明する。

コントロールメモリ14の特性に合せて、T₀とT₁の時間差
を遅延線２で調整する。

次に、パタンメモリ18の特性に合せ、T₄とT₅の時間差を
遅延線６で調整する。

フォーマッタ20に入るパタンデータ37の入力タイミング
は、遅延線３〜５の調整でシフトレジスタ16とディレイ
ライン17で調整される。

この場合、T₀とT₁、………、T₄とT₅の各クロック間の時
間差が最高周波数の周期より小さくなければならない。

スタート・ストップ制御回路11は、アドレスラッチ13と
アドレス制御回路12に信号を送り、パタン発生部を動作
させる。また、スタート・ストップ制御回路11は、レイ
ト発生器１に対し、クロック33を２クロック分出してか
ら、クロック発生器21に対するクロック32を出すように
制御する。さらに、スタート・ストップ制御回路11は、
レイト発生器１を停止したり、一時停止したりする機能
をもつ。

フォーマッタ20はクロック34とパターンデータ37から、
RZモード、NRZモード等の波形を生成する。

次に、第２図のタイミングチャートを第４図により説明
する。

第４図のRATE欄に表示されたダミークロックは、コント
ロールメモリ14のデータで、スタートストップ制御回路
11を制御するために必要である。この場合、ラッチ22と
ラッチ23で２段シフトしているので、パターンデータ37
もシフトレジスタ16で２段シフトしなれければならな
い。このためT₀から３発目で最初のパターンデータ37が
出てくる。したがって、レイト発生器１からのクロック
32は最初の２発のクロックは出てこない。

そこて、T₀の最初の２発のクロックをダミークロックと
いう。この２発のダミークロックに対する出力波形38は
フォーマッタ20からは出てこない。

［考案が解決しようとする課題］前述のアドレスラッチ13〜ラッチ19のラッチタイミング
を同じにして、段間の受け渡しをシフトの関係にし、し
かもこのタイミングはフォーマッタ20でクロック34とパ
ターンデータ37が適当になるように設定できるパターン
発生部をもつICテスタの提供を目的とする。

［課題を解決するための手段］この目的を達成するため、この考案では、レイト発生器
１と、レイト発生器１の出力レイト32を入力とする第１
の遅延線２と、第１の遅延線２の出力を入力とする第２
の遅延線３と、第２の遅延線３の出力を入力とする第３
の遅延線４と、第３の遅延線４の出力を入力とする第４
の遅延線５と、レイト発生器１を制御するスタート・ス
トップ制御回路11と、スタート・ストップ制御回路11の
出力を入力とするアドレス制御回路12と、スタート・ス
トップ制御回路11の出力とアドレス制御回路12の出力を
入力とするアドレスラッチ13と、アドレスラッチ13の出
力を入力とするコントロールメモリ14と、コントロール
メモリ14の出力を入力とする第１のラッチ15と、第１の
ラッチ15の出力を入力とするシフトレジスタ16と、シフ
トレジスタ16の出力を入力とするパターンメモリ18と、
パターンメモリ18の出力を入力とする第２のラッチ19
と、レイト発生器１の出力レイト33を入力とするクロッ
ク発生器21と、レイト発生器１の出力レイト32を入力と
する第３のラッチ22と、第１の遅延線２の出力を入力と
する第４のラッチ23と、第２の遅延線３の出力を入力と
する第５のラッチ24と、第３の遅延線４の出力を入力と
する第６のラッチ25と、クロック発生器21の出力クロッ
ク34と第２のラッチ19の出力とを入力とするフォーマッ
タ20とを備え、第４の遅延線５の出力をアドレスラッチ
13と第１のラッチ15とシフトレジスタ16と第２のラッチ
19に供給し、コントロールメモリ14の出力を第６のラッ
チ25から第５のラッチ24、第４のラッチ23、第３のラッ
チ22を経由してスタートストップ制御回路11に供給する
ことを特徴とする。

［作用］次に、この考案によるICテスタの構成図を第１図に示
す。

第１図は第２図の遅延線６とディレイライン17を削除
し、ラッチ24とラッチ25を追加し、その部分の配線を変
えたものであり、その他の部分は第２図と同じものであ
る。

第１図では、アドレスラッチ13〜パタンメモリラッチ19
をフォーマッタ20へのクロック34とパタンデータ37がう
まく合致するようにt₄のクロックで動作させ、各レジス
タ13、15、16、19はシフトの関係になっている。

これに対して、スタートストップ制御回路11を制御する
ためのコントロールデータ31は、ラッチ25〜ラッチ22で
クロックt₀〜t₃でシフトされ、さらにスタートストップ
制御回路11はレイト発生器１を制御する。

この回路のクロックt₀とt₄の調整は、クロック34に合致
するパターンデータ37が出るようクロックt₄を規定し、
クロックt₀〜t₃は各遅延線２〜５の遅延時間が最高周波
数の周期以上にならないように粗調整をすればよい。

第１図では、コントロールメモリ14とパターンメモリ18
のアクセス時間が最高周波数の周期以下でないと誤動作
を起こす。

これを第２図の従来装置と比較すると、クロックT₀〜T₅
はコントロールメモリ14とパタンメモリ18の特性を考慮
して設定し、さらにクロック34とパタンデータ37の時間
を合せなければならないことを考えると簡単であるし、
ディレーライン17も必要ない。

第１図では、スタートストップ制御回路11はレイト発生
器１に対し、クロックt₀がクロック５発を発生しないと
パターンデータ37の最初の信号が出ないため、クロック
32は最初の４発を出さず、５発目から出るようにしてい
る。

次に、第１図のタイミングチャートを第３図に示す。

第３図のRATE欄の最初の４発のクロックはダミークロッ
クである。

［考案の効果］この考案によれば、シフト方式のパターン発生部をもつ
ICテスタのタイミング調整が簡単になる。

【図面の簡単な説明】

第１図はこの考案によるICテスタの構成図、第２図は従
来装置の構成図、第３図は第１図のタイミングチャー
ト、第４図は第２図のタイミングチャートである。１……レイト発生器、２〜６……遅延線、11……スター
ト・ストップ制御回路、12……アドレス制御回路、13…
…アドレスラッチ、14……コントロールメモリ、15……
ラッチ、16……シフトレジスタ、17……ディレイライ
ン、18……パターンメモリ、19……ラッチ、20……フォ
ーマッタ、21……クロック発生器、22〜25……ラッチ。

Claims

【実用新案登録請求の範囲】

【請求項１】レイト発生器（１）と、レイト発生器
（１）の出力レイト（32）を入力とする第１の遅延線
（２）と、第１の遅延線（２）の出力を入力とする第２
の遅延線（３）と、第２の遅延線（３）の出力を入力と
する第３の遅延線（４）と、第３の遅延線（４）の出力
を入力とする第４の遅延線（５）と、レイト発生器
（１）を制御するスタート・ストップ制御回路（11）
と、スタート・ストップ制御回路（11）の出力を入力と
するアドレス制御回路（12）と、スタート・ストップ制
御回路（11）の出力とアドレス制御回路（12）の出力を
入力とするアドレスラッチ（13）と、アドレスラッチ
（13）の出力を入力とするコントロールメモリ（14）
と、コントロールメモリ（14）の出力を入力とする第１
のラッチ（15）と、第１のラッチ（15）の出力を入力と
するシフトレジスタ（16）と、シフトレジスタ（16）の
出力を入力とするパターンメモリ（18）と、パターンメ
モリ（18）の出力を入力とする第２のラッチ（19）と、
レイト発生器（１）の出力レイト（33）を入力とするク
ロック発生器（21）と、レイト発生器（１）の出力レイ
ト（32）を入力とする第３のラッチ（22）と、第１の遅
延線（２）の出力を入力とする第４のラッチ（23）と、
第２の遅延線（３）の出力を入力とする第５のラッチ
（24）と、第３の遅延線（４）の出力を入力とする第６
のラッチ（25）と、クロック発生器（21）の出力クロッ
ク（34）と第２のラッチ（19）の出力とを入力とするフ
ォーマッタ（20）とを備え、第４の遅延線（５）の出力をアドレスラッチ（13）と第
１のラッチ（15）とシフトレジスタ（16）と第２のラッ
チ（19）に供給し、コントロールメモリ（14）の出力を
第６のラッチ（25）から第５のラッチ（24）、第４のラ
ッチ（23）、第３のラッチ（22）を経由してスタートス
トップ制御回路（11）に供給することを特徴とするシフ
ト方式のパターン発生部をもつICテスタ