JPH04105431A - 時分割データレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ この発明は、時分割処理を行なう際、各時分割チャンネ
ルで用いるためのデータを一時記憶する時分割データレ
ジスタに関し、特に、比較的高速で処理を行なう′ｓ１
の装置（例えばＣＰＵ）から比較的長い周期で時分割処
理を行なう第２の装置（例えば電子楽器の音源）へデー
タ転送するために用いられる時分割データレジスタに関
する。

［従来技術］ ディジタル電子楽器においては、中央処理装置（ＣＰＵ
）を用いて全体の動作を制御するようにしている。この
場合、ＣＰＵは鍵盤やペダル等の各操作子情報を取り込
み、これらの操作子情報に基づいて楽音の合成を制御す
るための楽音制御情報を作成して音源へ転送する。音源
は、回路構成をできるだけ複雑にすることなく複音発音
を可能とするため、メモリや演算回路を複数チャンネル
で共用できる時分割処理を行なうようになっている。

第７図は、このような電子楽器においてＣＰＵから音源
へ楽音制御情報等のデータ転送するための従来の時分割
データレジスタを示す。また、第４図Ｂは、３４７図の
レジスタの各部の動作のタイミングを示す。ここで、音
源は、１６音の同時発音を可能にするため１６チヤンネ
ルの時分割処理を、各チャンネルごとに１．２５μｓの
処理周期ＴＡ１したがって１６チヤンネルを２０μｓと
いう比較的長い時分割周期Ｔｏで実行するように構成さ
れているものとする。

′ｓ７図において、１６ステージのシフトレジスタ１は
、クロックＣＬＫＡによって駆動され、入力端ＩＮに供
給されるデータおよび各ステージに記憶しているデータ
を周期ＴＡで順次出力側ヘシフトする。すなわち、人力
ＩＩＮに供給されるデータは、１　ａＸＴＡ　　（＝Ｔ
Ｄ　）だけ遅延して出力端ＯＵＴへ伝送される。

第４図Ｂにおいて、クロックＣＬＫＡは周期ＴＡ　（＝
１．２５μｓ）のクロックであり、クロックＣＬＫＤは
周期ＴＤ　（＝１６×ＴＡ＝２０μｓ）のクロックであ
る。

第７図において、セレクタ２は、通常時は、セレクト端
子ＳＡにＬレベルが印加されており、Ｂ入力端に供給さ
れるデータＤＴＡを選択してシフトレジスタ１の入力端
ＩＮに供給する。すなわち、シフトレジスタ１に書き込
まれたデータは、通常時、時分割周期ＴＯで循環し、音
源における各時分割チャンネルの処理周期ＴＡに同期し
てそのチャンネルの楽音形成用のデータが順次出力され
る。

音源への供給データＤＴＡを書き換えるときは図示しな
いＣＰＵから新たなデータＤＡＴＡ、このデータに書き
換えようとする時分割チャンネルの番号ＣＨおよびＬレ
ベルの書き込み指令信号Ｒ／Ｗが送出される。データＤ
ＡＴＡはラッチ３に、チャンネル番号ＣＨはチャンネル
タイミング−数種出回路４に、書き込み信号Ｒ／Ｗはイ
ンバータ５に、それぞれ供給される。ここで、書き込み
指令信号Ｒ／Ｗは、通常時の読み取りモードを指定する
Ｈレベルに対し、Ｌレベルに設定されている。

ラッチ回路３はクロックＣＬＫＤの立上がりでデータＤ
ＡＴＡをラッチする。また、チャンネルタイミング−数
種出回路４は、クロックＣＬＫＡを計数する図示しない
チャンネルカウンタを備えており、チャンネルカウンタ
の計数値であるチャンネル番号と前記ＣＰＵから送出さ
れるチャンネル番号ＣＨとが一致したときＨレベルの一
致信号ＣＴを出力する。第４図ＢはＣＰＵの指定チャン
ネル番号ＣＨが５の場合を示している。

Ｈレベルの一致信号ＣＴはアンド回路６の一方の入力端
子に供給される。一方、アンド回路６の他方の入力端子
には、Ｌレベルの書き込み指令信号Ｒ／Ｗをインバータ
５にて反転したＨレベル信号が供給されている。したが
って、アンド回路６の出力がＨレベルとなり、これがセ
レクタ２のセレクト端子ＳＡに供給される。これにより
、セレクタ２は、へ入力端に供給されるラッチ３の出力
データを選択してシフトレジスタ１の入力端ＩＮに供給
する。シフトレジスタ１はクロックＣＬＫＡの立上がり
で各ステージとも入力側のデータを取り込む。すなわち
、前記ＣＰＵにより指定されたチャンネル番号ＣＨ（＝
５）に対応するタイミングで、シフトレジスタ１の第１
〜１５ステージのデータが出力側に１ステージずつシフ
トされて第２〜１６ステージに記憶されるとともに、ラ
ッチ３にラッチされていたデータＤＡＴＡがシフトレジ
スタ１の第１ステージに書き込まれる。

このように、従来の時分割データレジスタにおいては、
１つのデータを書き換えるためのアクセスタイムが時分
割の１周期Ｔｏ　　（＝２０１．ｔＳ）に等しかった。

つまり、データを転送する側の装置（例えばＣＰＵ）は
、データを転送される側の装置（例えば音源）のデータ
転送すべきチャンネルに対応するタイミングになってデ
ータ書き込み処理が終了するまで次の書き込み処理を実
行することができないため、あるチャンネルにデータを
１つ書き込むのに最大２ｘＴＤ＝４０μｓ待たされる可
能性があり特に複数のデータを書き込む場合、書込処理
に長時間を要するという不都合があった。

また、ラッチ３を用いずに、ＣＰＵ等から直接複数チャ
ンネルのデータを書き込むとしても、全１６チヤンネル
に書き込むとすれは、最初のチャンネルに対応するタイ
ミングまでの待機時間と書込時間との合計が最長で２Ｔ
Ｄ必要であり、やはり書込処理に長時間が必要であった
。

さらに、異なる周期で時分割処理を行なっている複数の
周辺装置がある場合、第１の装置における処理時間の短
縮を図るため、各周辺装置と第１の装置とのデータ伝送
を時分割で併行して行なおうとしても、それが困難であ
るという不都合があった。

［発明が解決しようとする課題］ この発明は、ＣＰＵ等のように比較的高速処理する第１
の装置から音源等のような比較的低速で時分割処理する
第２装置へデータ転送を行なうための時分割データレジ
スタにおいて、第１の装置からのアクセス時間の短縮を
図ることを目的とする。

また、異なる周期で時分割処理を行なっている複数の周
辺装置がある場合、第１の装置からのアクセス時間を揃
えることができ、もって、周辺装置と第１の装置とのデ
ータ伝送を併行して行なうことによる処理時間の短縮を
可能にすることを第２の目的とする。

［課題を解決するための手段］ 前記の目的を達成するため、この発明では、比較的高速
で処理を行なう第１の装置から伝送されるデータを一時
記憶して比較的長い′ｓ１の周期で複数チャンネルの時
分割処理を行なう第２の装置へ転送する時分割データレ
ジスタにおいて、時分割データ記憶手段に比較的高速で
データ書き込みし、その後、時分割処理に応じた低速周
期に変換するようにしている。

［作用および効果コ この発明によれば、データを転送する第１の装置からの
データを比較的高速で記憶手段に記憶させた後、データ
を転送される第２の装置の時分割速度に合わせたタイミ
ングでデータ転送するので、第１の装置がデータ書込（
転送）処理に時間を長く占有されなくなる。

また、第１の装置の書込周期を第２の装置の時分割周期
と異なる周期に設定することができるため、複数の周辺
装置がある場合、第１の装置から各周辺装置へのアクセ
ス周期を同一または整数比関係に設定することができ、
各周辺装置へ時分割で併行的にアクセス可能となるので
、第１の装置から各周辺装置へのアクセスに要する時間
を短縮することができる。

Ｃ実施例コ 以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の一実施例に係る電子楽器の全体構
成を示す全体ブロック図である。

この電子楽器は、中央処理装置（ＣＰＵ）１１を用いて
その全体動作を制御するように構成されたもので、ＣＰ
ＵＩ　１には双方向パスライン１２を介して、ＣＰＵＩ
Ｉの制御プログラムや各種楽音発生のために必要なデー
タが格納されているプログラムメモリ１３、ＣＰＵＩＩ
が前記制御プログラムを実行する際に発生する各種のデ
ータを一時記憶するワーキングメモリ１４、鍵盤におけ
る鍵操作を検出し操作された鍵を表わすキーコードＫＣ
１その操作状態を表わすキーオンＫＯＮおよびキーオフ
ＫＯＦ信号、ならびに押鍵の速度を表わすキーベロシテ
ィＫＶ等を発生するキー状態検出回路１５、および音源
１６が接続されている。

音源１６には、サウンドシステム１７が接続されている
。

第２図は、第１図における音源１６の詳細を示す。

第２図の音源は、第７図のレジスタを備えた従来の音源
に対し、レジスタをこの発明の特徴とする第３図のレジ
スタに置き換えたものである。

第２図において、フェーズジェネレータ２２は、ＣＰＵ
ＩＩ（第１図）からレジスタ２１を介してキーコードＫ
Ｃおよびキーオン信号ＫＯＮを転送され、このキーコー
ドＫＣに応じて発生ずへき楽音波形の位相データを決定
し、これをキーオン信号ＫＯＮの転送タイミングに応じ
て発生する。

アドレスジェネレータ２３は、フェーズジェネレータ２
２から位相データＩＰを供給されるとともに、前記ＣＰ
ＵＩＩからレジスタ２１を介して音色データＫＣ、キー
ベロシティデータＫＶ、キーオフ信号ＫＯＦ、キーコー
ドＫＣおよびキーオン信号ＫＯＮを供給され、これらの
データに基づいて波形メモリ２４から楽音波形データを
読み出すためのアドレスを発生する。この際、アドレス
ジェネレータ２３においては、音色データＫＣ，キーベ
ロシティデータＫＶおよびキーコードＫＣに基づいて波
形メモリ２４における楽音波形データの格納領域が決定
され、位相データＩＰに基づいてこの格納領域内の読出
アドレスが決定され、キーオン信号ＫＯＮによってアド
レスの発生が開始される。また、キーオフ信号ＫＯＦに
よって楽音波形データが所定のキーオフ波形に切り換え
られる。

エンベロープジェネレータ２５は、前記ＣＰＵ１１から
レジスタ２１を介して前記アドレスジェネレータ２３と
同様の音色データＫＣ、キーへロシティデータＫＶ、キ
ーオフ信号ＫＯＦ、キーコードＫＣおよびキーオン信号
ＫＯＮを供給され、これらの音色データＫＣ、キーベロ
シティデータＫＶおよびキーコードＫＣに基づくエンベ
ロープ波形データを発生する。キーオン信号ＫＯＮは、
エンベロープ波形データ発生、すなわち楽音発生の開始
信号となり、キーオフ信号ＫＯＦは楽音消音処理の開始
信号となる。

乗算器２６は、波形メモリ２４から供給される楽音波形
データとエンベロープジェネレータ２５から供給される
エンベロープ波形データとを乗算することにより、楽音
波形にエンベロープを付与する。

アキュミュレータ２７は、乗算器２６を介して時分割出
力される１６個の楽音波形データを加算する。これによ
り、１６個の楽音が音響的に混合される。アキュミュレ
ータ２７の出力データは、サウンドシステム１フ（第１
図）に供給される。

サウンドシステム１７は、図示しないＤ／Ａ変換器、増
幅器およびスピーカ等を備え、前記アキュミエレータ２
７の出力データをアナログ信号に変換するとともに増幅
してスピーカを駆動する。

これにより、音源１６の１６個の時分割チャンネルで形
成された楽音の混合音がスピーカから音響として放音さ
れる。

第３図は、′！Ｊ２図におけるレジスタ２１の詳細を示
し、第４図Ａは、第３図のレジスタの各部の動作のタイ
ミングを示す。

第３図のレジスタは、′！Ｊ７図に示す従来例に対し、
シフトレジスタ１およびラッチ３を駆動するクロッ゛り
としてそれぞれ周期がクロックＣＬＫＡおよびＣＬＫＤ
の１／４倍とより高速のクロックＣＬＫＢおよびＣＬＫ
Ｃを用いるとともに、シフトレジスタ１からクロックＣ
ＬＫＢの周期Ｔ６（＝０．３１２５μｓ）で各時分割チ
ャンネルに対応して順次出力される転送データを、音源
側の時分割処理周期Ｔ＾に近い周期でラッチするラッチ
７、転送データ取込用のクロックＴＭを発生するタイミ
ング発生回路８、およびラッチ７の出力を周期ＴＡ　（
＝１．２５μｓ）のクロックＣＬＫＡの立上がりで取り
込んで、その取り込んだデータをクロックＣＬＫＡの次
の立上かりから次の立上がりまでの１周期間保持するた
めの遅延回路９を付加したものである。

第３図のレジスタにおいて、　ＣＰＵＩ　ｆ　　（第１
図）からのデータ書込処理およびシフトレジスタ１とセ
レクタ２におけるデータ循環処理は、クロックＣＬＫＢ
およびＣＬＫＣが従来のクロックＣＬＫＡおよびＣＬＫ
Ｄより４倍速いため、４倍の高速で行なわれることを除
いて、全く同様に行なわれる。但し、シフトレジスタ１
内のデータ配列は、前記遅延回路９からの出力データが
チャンネルＯ用からチャンネル１５（１６進表示でＦ）
用まで順番に出力されるようにするため、第４図Ａに示
すように、１６進表示でチャンネル０４．８．Ｃ，１，
５，９，Ｄ、２，６．Ａ、Ｅ３．７．Ｂ、Ｆの順となっ
ている。一方、シフトレジスタ１内のデータ配列を、チ
ャンネルＯ−Ｆの順とすることもできる。この場合は、
音源における時分割処理がチャンネル０，４，８．・・
・・Ｂ、Ｆの順で行なわれていることになる。以下にお
いてチャンネル番号ＣＨは１６進数で表わすものとする
。

第３図のレジスタにおける読み込み処理は、原則として
クロックＣＬＫＢの４クロツクごとに行なう。但し、そ
のままでは、１６チヤンネルのうち４チヤンネルだけが
繰り返し読み出されることになるため、第４図Ａに示す
ように、読出クロックＴＭを、４チャンネル分のデータ
読出を行なう度に、クロックＣＬＫＢの１クロツク（１
チヤンネル）だけ遅らせ、１６チヤンネル分の読出を終
了したとき１６チヤンネル分の読出により遅れた３クロ
ツク分をもとに戻すようにしている。

第５図は、このような読出クロックＴＭを発生するタイ
ミング発生回路の１例を示す。

同図において、パルス発生回路５１は、クロックＣＬＫ
Ｄの１／４周期ずつ順にＨレベルとなる第６図に示すよ
うなパルスｐＨ、ＰＩ３、ＰＩ３およびＰＩ３を発生す
る。

パルス発生回路５２は、第６図に示すように、クロック
ＣＬＫＡの周期ＴＡで幅が１／４ＴＡより僅かに狭く、
かつ立上がりが前記のパルスｐＨ〜Ｐ１４と同期したパ
ルスＰ２１、パルスＰ２１から順次クロックＣＬＫＢの
１周期ＴＢ分ずつ位相をずらしたパルスＰ２２、Ｐ２３
およびＰ２４を発生する。

アンド回路５３は、クロックＣＬＫＤの最初の１／４周
期に対応するパルスｐＨがＨレベルである間、位相遅れ
ＯのパルスＰ２１を４個出力する。アンド回路５４〜５
６は、それぞれクロックＣＬＫＤの第２〜第４の１／４
周期に対応するパルスＰ１２〜１４がＨレベルである間
、位相遅れがそれぞれ１〜３ＴＢのパルスＰ２２〜２４
を４個ずつ出力する。

これらのアンド回路５３〜５６の出力をオア回路５７で
合成することにより、第４図Ａに示すようなタイミング
パルスＴＭが得られる。このタイミングパルスＴＭは、
位相がクロックＣＬＫＡより僅かに遅れているものとす
る。

￥Ｓ３図に戻って、ラッチ７は、タイミング発生回路８
から出力されるパルスＴＭの立上がりでシフトレジスタ
１の出力データＤＴＢを取り込み、ラッチデータＤＴＣ
として出力する。

遅延回路９は、クロックＣＬＫＡの立上がりでラッチ７
の出力データＤＴＣを取り込み、次のクロックＣＬＫＡ
の立上がりでデータＤＴＡとして出力する。この出力デ
ータＤＴＡはさらに次のクロックＣＬＫＡの立上がりで
次のチャンネルのデータに更新されるまで保持される。

以上のように、第３図のレジスタにおいては、ＣＰＵＩ
Ｉ（第１図）からのデータＤＡＴＡを従来の周期Ｔｏの
１／４の周期Ｔｃで書き込むことができるとともに、音
源１６（第１図）へは音源本来に時分割速度である周期
ＴＡでデータを供給することができる。すなわち、レジ
スタ２１を除き音源１６側に何らの変更も加えないで、
ＣＰＵ１１のデータ書込処理速度を４倍に高速化できる
。

［実施例の変形例コ なお、この発明は上述の実施例に限定されることなく、
適宜変形して実施することができる。

例えば、上述の実施例においては、ＣＰＵからの書込速
度と音源における時分′！ｉＩＪ処理速度との比を４倍
に設定した例を示したが、この速度比は任意に設定する
ことができる。特に、速度比を時分割チャンネル数また
はシフトレジスタのステージ数の整数倍以外に設定する
ようにすれば、第３図におけるラッチ７および遅延回路
９の一方とタイミング発生回路８を省略することができ
る。ラッチ７を残す場合は、ラッチ７のラッチ信号とし
てクロックＣＬＫＡを用いる。

シフトレジスタ１内のデータ配列は、速度比を５倍とす
る場合、Ｏ，Ｄ、Ａ、７，４．１．Ｅ。

Ｂ、８，５，２．Ｆ、Ｃ，９，６，３、速度比を７倍と
する場合、０，７．Ｅ、５．Ｃ，３，Ａ１．８．Ｆ、６
．Ｄ、４．Ｂ、２，９、速度比を１５倍とする場合、Ｆ
、Ｅ、Ｄ、・・・・、２，１゜０、速度比を１７倍とす
る場合、０，１，２゜・・・・　Ｄ、Ｅ、Ｆとすればよ
い。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る電子楽器の全体構
成を示すブロック図、 ｙ、２図は、第１図における音源回路の詳細例を示すブ
ロック図、 第３図は、第２図における時分割データレジスタの詳細
例を示すブロック図、 第４図Ａは、第３図の時分割データレジスタにおける各
部動作のタイムチャート、 第４図Ｂは、従来例である第７図の時分割データレジス
タにおける各部動作のタイムチャート、第５図は、第３
図におけるタイミング発生回路の詳細例を示すブロック
図、 第６図は、第５図のタイミング発生回路におＧする各部
動作のタイムチャート、そして 第７図は、従来の時分割データレジスタの構成を示すブ
ロック図である。 １：シフトレジスタ ２・セレクタ ３：ラッチ ４：チャンネルタイミング一致検出回路５：インバータ ６：アンド回路 ７：ラッチ ８：タイミング発生回路 ９：遅延回路 １１：中央処理装置（ＣＰＵ） １６：音源 ２１：時分割データレジスタ

Claims (1)

【特許請求の範囲】
1. （１）比較的高速で処理を行なう第１の装置から伝送さ
   れるデータを一時記憶して比較的長い第１の周期で複数
   チャンネルの時分割処理を行なう第２の装置へ転送する
   時分割データレジスタであって、 前記第１の装置から所定の時分割チャンネルを指定して
   伝送されるデータを前記第１の周期より短い第２の周期
   で取り込んで該チャンネルに対応する記憶位置に記憶す
   るとともに、各チャンネルごとの記憶データを順次該第
   ２の周期で繰り返し出力する記憶手段と、 前記記憶手段の出力を前記第２の装置における各チャン
   ネルごとの処理周期に同期して取り込んでラッチ出力す
   るラッチ手段とを具備することを特徴とする時分割デー
   タレジスタ。