JPH05281973A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 楽音波形データと楽音波形データ以外の制御
データを記憶するメモリから発音チャンネル毎に楽音波
形データを時分割で読み出す場合に、各発音チャンネル
の読出タイミングを分割し、制御データを読み出すため
の読出タイミングを割り当てて、制御データをメモリか
ら読み出すアクセス時間を短縮することを目的としてい
る。 【構成】 各チャンネル毎に割り当てられている現在値
アドレスを４分割したタイミングで、制御データ読取ア
ドレス→現在値アドレス→制御データ読取アドレス→デ
ィクリメントアドレスの順に選択して、アドレス（Addr
ess）を発生させる。アドレス（Address）の網マークの
タイミングで、制御データ読出アドレスを出力し、メモ
リから制御データを読み出す。「−１」のタイミング
で、ディクリメントアドレスを、無印のタイミングで、
現在値アドレスを出力し、メモリから楽音波形データを
読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリアクセス装置に
関し、詳細には、楽音波形データを記憶するメモリに、
それ以外の制御データを記憶し、このメモリから発音チ
ャンネル毎に楽音波形データを時分割で読み出す場合
に、この時分割タイミングの間に制御データを読み出し
て、発音チャンネル数を減少させることなく、高速で制
御データを読み出せるようにしたメモリアクセス装置に
関する。

【０００２】

【従来の技術】従来から複数の楽音を同時発生する電子
楽器においては、複数の発音チャンネルを備えており、
時分割で各発音チャンネル毎に楽音波形のデータを記憶
したメモリのアドレス指定を行なって、楽音波形データ
を読み出し、楽音を発生している。ところが、楽音波形
を記憶するメモリが比較的大容量で空き領域があること
から、このメモリの空き領域を有効に利用するために、
この空き領域に、波形データ以外のリズムやテンポ等の
制御データを記憶することがある。このような波形デー
タ以外の制御データをメモリから読み出すために、従
来、所定の空きチャンネルを楽音波形読出チャンネルと
は別に制御データ読出用のチャンネルとして設定し、設
定した空きチャンネルの読出タイミングになったとき
に、メモリから波形データ以外のデータの読み出しを行
なっている。したがって、楽音波形データを記憶するた
めのメモリを波形データ以外のデータの記憶にも利用す
ることができ、メモリを有効に利用することができる。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリアクセス装置、特に、メモりから楽音
波形データを読み出してポリフォニックな音を出力する
メモリアクセス装置にあっては、楽音波形データを記憶
するメモリを有効に利用するために、楽音波形データ以
外の制御データをメモリの空き領域に記憶させ、アクセ
ス要求があると、制御データ読出用のチャンネルタイミ
ングになるのを待って、メモリへのアクセスを許可する
ようになっていたため、アクセス要求が有ってからこの
チャンネルの発生タイミングになるまでの間処理待ち状
態となる。その結果、処理時間に無駄が発生し、高速化
処理の障害となるという問題があった。そこで、本願発
明は、発音チャンネル数を減少させることなく、高速に
楽音波形データ以外の制御データを読み出せるように
し、楽音波形データ以外の制御データをメモリから読み
出す場合のメモリへのアクセス時間を短縮して、処理速
度を高速化することを目的としている。

【０００４】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、楽音波形データ及びそれ以外の制御デー
タを記憶するメモリ手段と、前記メモリ手段からの楽音
波形データを複数個時分割で読み出すために、対応する
アドレス信号を時分割タイミングで出力する楽音波形デ
ータアドレス出力手段と、前記楽音波形データアドレス
出力手段から各アドレスが出力される毎にその時分割タ
イミング区間中で前記メモリ手段から制御データを読み
出すためのアドレス信号を、前記楽音波形データを読み
出すためのアドレス信号に代えて出力する制御データア
ドレス出力手段と、前記楽音波形データアドレス出力手
段により読み出された楽音波形データに基づいて楽音発
生を指示する楽音発生指示手段と、前記制御データアド
レス出力手段により読み出された制御データを受け取る
受取手段と、を備えたことを特徴としている。この場
合、例えば、請求項２に記載するように、前記メモリ手
段が、前記制御データを特定のアドレス領域に連続して
記憶し、前記制御データアドレス出力手段が、各時分割
タイミング毎に出力する前記アドレス信号を自動的に歩
進させる歩進手段を有していてもよい。

【０００５】

【作用】本発明によれば、メモリ手段に、楽音波形デー
タ及びそれ以外のデータを記憶し、このメモリ手段から
楽音波形データを複数個時分割で読み出すために、対応
するアドレス信号を楽音波形データアドレス出力手段に
より時分割タイミングで出力する。この楽音波形データ
アドレス出力手段で各アドレスが出力される毎にその時
分割タイミング区間中で前記メモリ手段から制御データ
を読み出すためのアドレス信号を、制御データアドレス
出力手段により前記楽音波形データを読み出すためのア
ドレス信号に代えて出力し、楽音波形データアドレス出
力手段により読み出された楽音波形データに基づいて楽
音発生指示手段が、楽音発生を指示する。そして前記制
御データアドレス出力手段により読み出された制御デー
タを受取手段が受け取る。したがって、楽音波形データ
と楽音波形データ以外の制御データを記憶するメモリか
ら発音チャンネル毎に楽音波形データを時分割タイミン
グで読み出す場合に、この時分割された各発音チャンネ
ルの読出タイミングを分割し、この分割した読出タイミ
ングに楽音波形データ以外の制御データを読み出す読出
タイミングを割り当てることができる。その結果、発音
チャンネル数を減少させることなく、高速に楽音波形デ
ータ以外の制御データを読み出すことができ、楽音波形
データ以外の制御データをメモリから読み出す場合のメ
モリへのアクセス時間を短縮して、処理速度を高速化す
ることができる。この場合、前記メモリ手段が、制御デ
ータを特定のアドレス領域に連続して記憶し、前記制御
データアドレス出力手段が、各時分割タイミング毎に出
力する前記アドレス信号を自動的に歩進させる歩進手段
を有するようにすると、ＣＰＵやマイクロコンピュータ
等から制御データを読み出すためのアドレス信号をいち
いち出力する必要がなく、ＣＰＵやマイクロコンピュー
タ等の負担を軽減することができる。

【０００６】

【実施例】以下、実施例に基づいて具体的に説明する。
図１〜図１１は、本発明のメモリアクセス装置の一実施
例を示す図であり、電子楽器に適用したものである。図
１は、電子楽器１の全体構成図であり、電子楽器１は、
ＣＰＵ（Central Processing Unit）２、音源３、メモ
リ（メモリ手段）４及びクロック発生器５等を備えてい
る。

【０００７】この電子楽器１は、複数の発音チャンネ
ル、例えば、８チャンネルを備えており、いわゆるポリ
フォニック演奏を行なう。

【０００８】クロック発生器５は、発振回路や分周回路
を備えており、クロックＣＫ１及びクロックＣＫ２を電
子楽器１の各部に出力する。

【０００９】電子楽器１では、図外の鍵盤で打鍵操作や
離鍵操作が行なわれると、その操作信号がＣＰＵ２に出
力され、ＣＰＵ２は、この操作信号を取り込んで、各種
電子楽器１としての処理を行なう。特に、音源３に鍵操
作に対応する各種信号、例えば、チップセレクト（Chip
Select）、ライトストローブ（WriteStrobe）、リード
ストローブ（ReadStrobe）及びアドレスを出力し、音源
３は、このＣＰＵ３からの信号に基づいて、メモリ４を
アクセスして、メモリ５から楽音波形データを読み出
す。さらに、音源３は、後述するように、メモリ４にア
ドレス（Address）及びチップイネーブル（ChipEnabl
e）を出力して、メモリ４から制御データを読み出し、
メモリ４から読み出した制御データをＣＰＵ２にデータ
バス（DataBus）を介して転送したり、メモリ４から楽
音波形データを読み出したときには、その楽音波形デー
タに、後述するように、積分処理や補間処理を施して波
形出力として出力する。

【００１０】ＣＰＵ２は、複数の発音チャンネルの発音
状態や鍵操作された操作データを格納する各種レジスタ
を備えており、これら各種レジスタに格納したデータに
基づいて発音制御するとともに、必要なデータを上述の
ように音源３に出力する。

【００１１】メモリ４は、大容量のメモリであり、主
に、楽音波形データをアドレス毎に差分値として記憶し
ているが、楽音波形データ以外にも、制御データ、例え
ば、テンポデータやリズム等を記憶している。このメモ
リ４は、この楽音波形データ以外の制御データを、例え
ば、特定のアドレス領域に連続して記憶している。メモ
リ４には、音源３からチップイネーブル（ChipEnable）
及びアドレス（Address）が入力され、アドレス指定さ
れたデータ（Data）を音源３に出力する。

【００１２】音源３は、図２に示すように構成されてお
り、インターフェイス回路１１、チャンネル制御回路１
２、アドレスジェネレータ１３、アドレスコントローラ
１４、積分器１５、補間器１６、レジスタ１７及びゲー
ト回路１８等を備えている。

【００１３】インターフェイス回路１１は、ＣＰＵ２と
のインターフェイスを行なう回路であり、ＣＰＵ２から
ライトストローブ（WriteStrobe）、リードストローブ
（ReadStrobe）、アドレス（Address）及びデータ（Dat
a）が入力されるとともに、レジスタ１７からＣＰＵリ
ードバス（CPU ReadBus）のデータが入力される。ま
た、インターフェイス回路１１は、インターフェイスデ
ータバス（I/F DataBus）を介してデータをアドレスジ
ェネレータ１３及びアドレスコントローラ１４に出力
し、クロックＣＫａをゲート回路１８等に出力する。

【００１４】特に、インターフェイス回路１１は、レジ
スタ１７を介してメモリ４から読み出したデータ（制御
データ）を受け取り、データバス（DataBus）を介して
ＣＰＵ２に転送する。したがって、レジスタ１７及びイ
ンターフェイス回路１１は、読み出された制御データを
受け取る受取手段として機能する。

【００１５】チャンネル制御回路１２は、図３に示すよ
うに、入力を４分周する分周器２１、入力を８分周する
分周器２２、インバータ２３及び入力を４分周する分周
器２４を備えている。

【００１６】チャンネル制御回路１２には、その分周器
２１にクロック発生器５からのクロックＣＫ１が入力さ
れており、チャンネル制御回路１２は、このクロックＣ
Ｋ１を分周器２１で４分周した後、分周器２２で８分周
して、信号ＣＨをアドレスジェネレータ１３や補間器１
６に出力する。

【００１７】また、チャンネル制御回路１２には、イン
バータ２３を介して分周器２４にクロック発生器５から
のクロックＣＫ１が入力されており、分周器２４で反転
クロックＣＫ１を４分周してセレクタ制御信号として、
アドレスコントローラ１４及びゲート回路１８等に出力
する。

【００１８】アドレスジェネレータ１３は、図４に示す
ように、現在値アドレス格納メモリ３１、レジスタ３
２、３３、インクリメンタ３４、バイナリ加算器３５、
アドレス歩進量格納メモリ３６及びレジスタ３７等を備
えている。

【００１９】現在値アドレス格納メモリ３１は、インク
リメンタ３４から出力される現在値アドレスを各チャン
ネル毎に記憶し、現在値アドレス格納メモリ３１は、レ
ジスタ３２を介してインクリメンタ３４に現在値アドレ
スを出力するとともに、レジスタ３３を介してバイナリ
加算器３５に現在値アドレスを出力する。

【００２０】アドレス歩進量格納メモリ３６には、ＣＰ
Ｕ２から各チャンネル毎のアドレス歩進量が転送されて
セットされ、アドレス歩進量格納メモリ３６は、信号Ｃ
Ｈに同期して、レジスタ３７を介してバイナリ加算器３
５にアドレス歩進量を出力する。

【００２１】バイナリ加算器３５は、レジスタ３３を介
して現在値アドレス格納メモリ３１から入力される現在
値アドレスにレジスタ３７を介してアドレス歩進量格納
メモリ３６から入力されるアドレス歩進量を加算し、加
算結果のアドレス小数部を現小数アドレスとして出力す
るとともに、現在値アドレス格納メモリ３１に出力す
る。

【００２２】また、バイナリ加算器３５は、上記加算し
た結果、桁上がりが発生したときには、インクリメンタ
３４及び図２に示す積分器１５にキャリーを出力する。

【００２３】インクリメンタ３４は、バイナリ加算器３
５からキャリーが入力されないときには、レジスタ３２
を介して現在値アドレス格納メモリ３１から入力される
現在値アドレスをそのままアドレスコントローラ１４及
び現在値アドレス格納メモリ３１に出力し、バイナリ加
算器３５からキャリーが入力されると、レジスタから入
力される現在値アドレスをインクリメント（「１」だけ
加算）して、アドレスコントローラ１４及び現在値アド
レス格納メモリ３１に出力する。

【００２４】すなわち、現在値アドレスは、図５に示す
ように、整数部と小数部により構成されており、アドレ
ス歩進量は、この小数部の歩進量となっている。そし
て、アドレスジェネレータ１３は、現在値アドレスにア
ドレス歩進量を加算して、その加算結果により桁上がり
が発生すると、その現整数アドレスをインクリメント
し、現在値アドレスの整数部に「１」を加算して、現整
数アドレスとして出力する。また、アドレスジェネレー
タ１３は、現在値アドレスにアドレス歩進量を加算し
て、その加算結果により桁上がりが発生しないときに
は、加算結果の小数部を現小数アドレスとして出力す
る。

【００２５】したがって、アドレスジェネレータ１３
は、メモリ４から楽音波形データを複数個時分割で読み
出すために、対応するアドレス信号を時分割タイミング
で出力する楽音波形データアドレス出力手段として機能
する。

【００２６】図２に示すアドレスコントローラ１４は、
図６に示すように、ディクリメンタ４１、レジスタ４
２、セレクタ４３及びレジスタ４４を備えており、上記
アドレスジェネレータ１３からディクリメンタ４１及び
セレクタ４３に現在値アドレスが入力されている。

【００２７】ディクリメンタ４１は、アドレスジェネレ
ータ１３から入力される現在値アドレスを「１」だけデ
ィクリメントして、ディクリメントアドレスとしてセレ
クタ４３に出力する。

【００２８】一方、レジスタ４２には、図２に示すイン
ターフェィス回路１１からインターフェイスデータバス
（I/F DataBus）を介して入力されるデータ、すなわ
ち、メモリ４に記憶されている楽音波形データ以外の制
御データを読み出すためにＣＰＵ２から音源３のインタ
ーフェイス回路１１に出力された制御データ読出アドレ
スが入力され、レジスタ４２は、インターフェイス回路
１１から入力されるクロックＣＫａに同期して、インタ
ーフェイスデータバス（I/F DataBus）から入力される
制御データ読出アドレスを取り込んで、セレクタ４３に
出力する。

【００２９】セレクタ４３には、上述のように、アドレ
スジェネレータ１３からの現在値アドレス、ディクリメ
ンタ４１からのディクリメントアドレス及びレジスタ４
２からの制御データ読出アドレスが入力されるととも
に、チャネル制御部１２からセレクタ制御信号が入力さ
れ、セレクタ４３は、セレクタ制御信号に応じて、現在
値アドレス、ディクリメントアドレス及び制御データ読
出アドレスを選択して、レジスタ４４にアドレス（Addr
ess）を出力する。

【００３０】レジスタ４４は、セレクタ４３から入力さ
れるアドレス（Address）をクロックＣＫ１に同期して
取り込み、メモリ４に出力する。

【００３１】したがって、アドレスコントローラ１４
は、楽音波形データアドレス出力手段としてのアドレス
ジェネレータ１３から各アドレスが出力される毎にその
時分割タイミング区間中にメモリ４から制御データを読
み出すためのアドレス信号を、楽音波形データを読み出
すためのアドレス信号に代えて出力する制御データアド
レス出力手段として機能する。

【００３２】メモリ４は、アドレスが指定されると、指
定されたアドレスに記憶されている楽音波形データ（差
分値データ）あるいは制御データを音源３の積分器１
５、補間器１６及びレジスタ１７に出力する。

【００３３】積分器１５は、図７に示すように、レジス
タ５１、演算器５２、積分値格納メモリ５３及びレジス
タ５４を備えており、メモリ４から読み出された差分値
データが、レジスタ５１に入力される。

【００３４】レジスタ５１に保持された差分値データ
は、演算器５２に出力され、演算器５２には、さらにレ
ジスタ５４からのデータ（積分値）が入力される。

【００３５】この演算器５２には、上記アドレスジェネ
レータ１３の出力するキャリーが入力されている。演算
器５２は、キャリーが入力されないときには、レジスタ
５４から入力される積分値データをそのまま出力し、キ
ャリーが入力されると、レジスタ５１から入力される差
分値データをレジスタ５４から入力される積分値データ
に加算して、積分値データとして補間回路７及び積分値
格納メモリ５３に出力する。このキャリーは、上述のよ
うに、アドレスジェネレータ１３が演算した現在値アド
レスに桁上げが発生したとき、すなわち、アドレスの整
数部が更新されたときに出力される。

【００３６】積分値格納メモリ５３は、演算器５２の出
力する積分値データを記憶し、信号ＣＨが２回入力され
ると、記憶する積分値データをレジスタ５４に出力す
る。

【００３７】したがって、積分器１５は、メモリ４から
データを読み出すための現在値アドレスの整数部が変化
したときのみ、メモリ４から読み出された差分値を加算
して、積分値を演算し、現在値アドレスの整数部が変化
しないときには、積分値格納メモリ５３に記憶した、今
までの積分値をそのまま積分値として出力する。

【００３８】補間器１６は、図１８に示すように、レジ
スタ６１、６２、乗算器６３及び加算器６４を備えてお
り、前記積分回路６からの積分値がレジスタ６２に入力
される。

【００３９】乗算器６３には、アドレスジェネレータ１
３の出力する現在値アドレスの小数アドレス（現小数ア
ドレス）及びメモリ４から読み出されてレジスタ６１に
保持された差分値データが入力され、乗算器６３は、こ
の現小数アドレスと差分値データを乗算して、加算器６
４に出力する。すなわち、乗算器６３は、差分値データ
に現小数アドレスを乗算することにより、現小数アドレ
スで与えられる差分値データの歩進量を演算している。

【００４０】加算器６４には、さらにレジスタ６２に保
持された前記積分値が入力され、加算器６４は、乗算器
６３の乗算結果とレジスタ６２の出力する積分値を加算
して、楽音波形データとして出力する。すなわち、加算
器６４は、積分値に現小数アドレスに対応する差分値デ
ータの歩進量を加算して、楽音波形データを算出してい
る。

【００４１】したがって、上記ＣＰＵ２、積分器１５及
び補間器１６は、アドレスコントローラ１４を介してア
ドレス出力手段アドレスジェネレータ１３によりアドレ
ス指定されて読み出された楽音波形データに基づいて楽
音発生を指示する楽音発生指示手段として機能する。

【００４２】図２に戻って、レジスタ１７には、メモリ
４から読み出されたデータ、特に、制御データが入力さ
れ、レジスタ１７は、クロックＣＫ２に同期して入力さ
れる制御データをＣＰＵリードバス（CPU ReadBus）を
介して、インターフェイス回路１１に出力する。インタ
ーフェイス回路１１は、レジスタ１７から入力される制
御データをデータバス（DataBus）を介してＣＰＵ２に
出力する。

【００４３】したがって、レジスタ１７及びインターフ
ェイス回路１１は、制御データアドレス出力手段として
のアドレスコントローラ１４により読み出された制御デ
ータを受け取る受取手段として機能する。

【００４４】図２のゲート回路１８には、ＣＰＵ２から
のチップセレクト（ChipSelect）、インターフェイス回
路１１からのクロックＣＫａ及びチャンネル制御回路１
２からのセレクタ信号が入力されており、ゲート回路１
８は、これら各入力信号に基づいてチップイネーブルを
メモリ４に出力する。

【００４５】次に、作用を説明する。電子楽器１により
演奏を行なう場合、まず、所定の音色作成モードによ
り、ＣＰＵ２の音色レジスタに音色をプリセットする。

【００４６】音色がプリセットされた状態で、電子楽器
１の電源がオンされると、図９に示すように、イニシャ
ライズ処理を行ない、ＣＰＵ２内の各レジスタのセット
及びリセットを行なう。

【００４７】イニシャライズ処理が完了すると、ＣＰＵ
２、図外の鍵盤に対してキーコモン信号を出力して、鍵
走査を行ない（ステップＳ２）、この鍵走査により鍵盤
のキー操作を検出して、検出したキーデータをＣＰＵ２
に取り込む。

【００４８】キーデータの取り込みを行なうと、ＣＰＵ
２は、取り込んだキーデータから鍵変化があったかどう
かチェックし（ステップＳ３）、鍵変化がないときに
は、ステップＳ２に戻って、同様に鍵走査を行なう。

【００４９】ステップＳ３で、打鍵があると、すなわ
ち、ＯＮからＯＦＦへの鍵変化があると、打鍵された鍵
のキーコードに対応するピッチデータを音源３に転送す
る（ステップＳ４）。具体的には、音源３のアドレスジ
ェネレータ１３に設けられているアドレス歩進量格納メ
モリ３６の対応するチャンネル領域に転送する。ピッチ
データの転送を完了すると、ステップＳ２に戻って同様
に、鍵走査から順次処理を行ない、鍵走査に対応したピ
ッチデータをアドレス歩進量格納メモリ３６の対応する
チャンネル領域に転送する。

【００５０】また、ステップＳ３で、離鍵があると、す
なわち、ＯＦＦからＯＮへの鍵変化があると、離鍵され
た鍵のキーコードに対応するピッチデータと同一のピッ
チデータが上記アドレス歩進量格納メモリ３６及び現在
値アドレス格納メモリ３１に格納されているかどうか調
べ、格納されているときには、そのピッチデータをクリ
アして、ステップＳ２に戻る（ステップＳ５）。

【００５１】ＣＰＵ２は、このように鍵走査を行なっ
て、必要なデータをセットすると、音源３がアドレスを
発生して、メモリ４から楽音波形データ（差分値デー
タ）を読み出し、読み出した楽音波形データに積分処理
及び補間処理を施して、鍵操作に対応した波形出力を行
なう。

【００５２】一方、ＣＰＵ２は、メモリ４から制御デー
タを読み出すときには、図１０に示すように、まず、ラ
イトストローブ（WriteStrobe）信号を音源３に出力し
（ステップＰ１）、データバス（DataBus）に制御デー
タ読出アドレスを出力する（ステップＰ２）。

【００５３】ＣＰＵ２が制御データ読出アドレスを出力
すると、音源３は、制御データ読出アドレスを楽音波形
データ読出用アドレスに変換して、メモリ４に出力し、
メモリ４から読み出した制御データをＣＰＵ２に転送す
る。

【００５４】すなわち、音源３は、ライトストローブ
（WriteStrobe）信号が入力されると、データバス（Dat
aBus）上の制御データ読出アドレスを取り込み、インタ
ーフェイスデータバス（I/F DataBus）を介してアドレ
スコントローラ１４に制御データ読出アドレスを転送す
る。

【００５５】アドレスコントローラ１４は、セレクタ制
御信号に基づいてセレクタ４３により、アドレスジェネ
レータ１３から入力される現在値アドレス、ディクリメ
ンタ４１により現在値アドレスをディクリメントしたデ
ィクリメントアドレス及びインターフェイス回路１１か
らレジスタ４２を介して入力される制御データ読出アド
レスを順次選択して、レジスタ４４を介してメモリ４に
出力する。そして、セレクタ４３に入力されるセレクタ
制御信号は、チャンネル制御回路１２によりクロックＣ
Ｋ１の反転信号を４分周して作成された信号であり、図
１１に示すように、各チャンネル毎に割り当てられてい
る現在値アドレスを４分割した信号となっている。

【００５６】なお、図１１において、セレクタ制御信号
の欄に記載されている「０」は、現在アドレス選択信号
を、「２」は、制御データ読取アドレス選択信号を、ま
た、「１」は、ディクリメントアドレス選択信号を示し
ている。セレクタ４３は、各チャンネル毎に割り当てら
れている現在値アドレスを４分割したタイミングで、図
１１のアドレス（Address）の欄に示すように、制御デ
ータ読取アドレス→現在値アドレス→制御データ読取ア
ドレス→ディクリメントアドレスの順に選択して、アド
レス（Address）としてレジスタ４４を介してメモリ４
に出力する。なお、図１１において、アドレス（Addres
s）の欄に記載されている網マークは、制御データ読出
アドレスを、「−１」は、ディクリメントアドレスを、
無印は、現在値アドレスを示している。

【００５７】その結果、従来のように、メモリ４から制
御データを読み出すために専用のチャンネルを設定する
必要がなく、楽音発生用のチャンネル数を減少させるこ
となく、制御データをメモリ４から読み出すことができ
る。また、各チャンネルの現在値アドレスを分割して制
御データ読出アドレスを出力しているので、制御データ
を読み出すのに設定したチャンネルの読出タイミングま
で待つ必要がなく、ＣＰＵ２の待ち時間を短縮すること
ができ、処理速度を向上させることができる。

【００５８】再び、図１０に戻って、ＣＰＵ２は、読み
出しが完了したかどうかを読出クロックであるクロック
ＣＫ２が立ち上がったかどをチェックし（ステップＰ
３）、読み出しが完了するのを待って、リードストロー
ブ（ReadStrobe）信号を音源３に出力する（ステップＰ
４）。

【００５９】このリードストローブ（ReadStrobe）に応
じて音源３のインターフェイス回路１１がデータバス
（DataBus）にメモリ４から読み出した制御データを出
力すると、ＣＰＵ２は、このデータバス（DataBus）上
の制御データを読み取る（ステップＰ５）。

【００６０】以降同様に、ＣＰＵ２は、１アドレスを出
力する毎に上記処理を行なって、必要な制御データを順
次メモリ４から読み出す。

【００６１】このように、従来のように、メモリ４から
制御データを読み出すために専用のチャンネルを設定す
る必要がなく、楽音発生用のチャンネル数を減少させる
ことなく、制御データをメモリ４から読み出すことがで
きる。また、各チャンネルの現在値アドレスを分割して
制御データ読出アドレスを出力しているので、制御デー
タを読み出すのに、設定したチャンネルの読出タイミン
グまで待つ必要がなく、ＣＰＵ２の待ち時間を短縮する
ことができ、処理速度を向上させることができる。

【００６２】図１２及び図１３は、本発明に係るメモリ
アクセス装置の他の実施例を示す図であり、本実施例
は、制御データ読出アドレスをいちいちＣＰＵから出力
することなく、音源のアドレスコントローラで作成でき
るようにしたものである。

【００６３】本実施例と上記実施例とで異なるのは、ア
ドレスコントローラであり、この中で同一構成のものは
上記実施例に使用した符号をそのまま使用し、その説明
を省略する。また、本実施例の場合、メモリ４は、制御
データを所定のアドレス領域に連続して記憶している。

【００６４】図１２は、本実施例に使用されるアドレス
コントローラ１００の回路構成図であり、アドレスコン
トローラ１００は、上記実施例のアドレスコントローラ
１４の内容をそっくり備えるとともに、セレクタ１０１
及びインクリメンタ１０２を備えている。

【００６５】セレクタ１０１には、インターフェイス回
路１１からインターフェイスデータバス（I/F DataBu
s）を介して入力される制御データ読出アドレス及びイ
ンクリメンタ１０２の出力が入力され、セレクタ１０１
は、最初、インターフェイス回路１１から転送されてく
る制御データ読出アドレスを選択してレジスタ４２に出
力する。セレクタ１０１は、その後、インクリメンタ１
０２から入力されるデータをレジスタ４２に出力する。

【００６６】レジスタ４２は、上記同様に、クロックＣ
Ｋａに同期してセレクタから入力されるデータを取り込
んで、セレクタ４３に出力するとともに、インクリメン
タ１０２に出力する。

【００６７】インクリメンタ１０２は、入力されるデー
タ、すなわち、制御データ読出アドレスを「１」だけイ
ンクリメントして、セレクタ１０１に出力する。セレク
タ１０１は、このインクリメンタ１０２の出力するイン
クリメントアドレスを選択して、レジスタ４２に出力す
る。

【００６８】次に、作用を説明する。本実施例において
は、上記実施例と同様に、ＣＰＵ２から与えられるデー
タに基づいて、音源３がアドレスを発生して、メモリ４
から楽音波形データ（差分値データ）を読み出し、読み
出した楽音波形データに積分処理及び補間処理を施し
て、鍵操作に対応した波形出力を行なう。

【００６９】そして、制御データをメモリ４から取り出
すときには、図１３に示すように、まず、ライトストロ
ーブ（WriteStrobe）信号を音源３に出力し（ステップ
Ｑ１）、データバス（DataBus）に制御データ読出アド
レスを出力する（ステップＱ２）。

【００７０】ＣＰＵ２が制御データ読出アドレスを出力
すると、音源３のアドレスコントローラ１００は、制御
データ読出アドレスを波形データ読出用のアドレスに変
換して、メモリ４に出力し、メモリ４から読み出した制
御データをＣＰＵ２に転送する。

【００７１】ＣＰＵ２は、１データ分の制御データの読
み出しが完了したかどうかを読出クロックであるクロッ
クＣＫ２が立ち上がったかどうかによりチェックし（ス
テップＱ３）、１データ分の読み出しが完了するのを待
って、リードストローブ（ReadStrobe）信号を音源３に
出力する（ステップＰ４）。

【００７２】このリードストローブ（ReadStrobe）信号
に応じて音源３のインターフェイス回路１１がデータバ
ス（DataBus）にメモリ４から読み出した制御データを
出力すると、ＣＰＵ２は、このデータバス（DataBus）
上の制御データを読み取る（ステップＰ５）。

【００７３】１データ分の読み出しが完了すると、全デ
ータの読み出しが完了したかどうかチェックし（ステッ
プＱ６）、完了していないときには、ステップＱ３に戻
って、次の１データ分の読み出しが完了したかどうかチ
ェックする。上記処理を順次繰り返し、ステップＱ６で
全データの読出が完了すると、処理を終了する。

【００７４】すなわち、本実施例では、最初の制御デー
タ読出アドレスをＣＰＵ２から音源３に与えると、音源
３のアドレスコントローラ１００が、最初に与えられた
制御データ読出アドレスを順次インクリメンタ１０２で
インクリメントして、以降の制御データ読出アドレスを
作成し、この制御データ読出アドレスによりメモリ４か
ら制御データを読み出す。

【００７５】したがって、ＣＰＵ２は、最初の制御デー
タ読出アドレスを与えるだけで、以降の制御データ読出
アドレスを与えることなく、音源３のアドレスコントロ
ーラ１００で制御データ読出アドレスを作成して、メモ
リ４から制御データを読み出すことができ、ＣＰＵ２の
仕事量を削減して、ＣＰＵ２を効率的に使用することが
できる。

【００７６】

【発明の効果】本発明によれば、楽音波形データと楽音
波形データ以外のデータを記憶するメモリから発音チャ
ンネル毎に楽音波形データを時分割タイミングで読み出
す場合に、この時分割された各発音チャンネルの読出タ
イミングを分割し、この分割した読出タイミングに楽音
波形データ以外の制御データを読み出すための制御デー
タ読出タイミングを割り当てているので、発音チャンネ
ル数を減少させることなく、高速に楽音波形データ以外
の制御データを読み出すことができ、楽音波形データ以
外の制御データをメモリから読み出す場合のメモリへの
アクセス時間を短縮して、処理速度を高速化することが
できる。

【図面の簡単な説明】

【図１】本発明によるメモリアクセス装置を適用した電
子楽器の一実施例のブロック構成図。

【図２】図１の音源のブロック構成図。

【図３】図２のチャンネル制御回路の回路図。

【図４】図２のアドレスジェネレータの回路図。

【図５】現在値アドレスのアドレス構成及びアドレス歩
進量との関係を示す図。

【図６】図２のアドレスコントローラの回路図。

【図７】図２の積分回路の回路図。

【図８】図２の補間回路の回路図。

【図９】図１のＣＰＵによるメイン処理を示すフローチ
ャート。

【図１０】図１のＣＰＵによる制御データ取り込み処理
を示すフローチャート。

【図１１】制御データ取り込み処理の動作タイミングを
示すタイミング図。

【図１２】本発明によるメモリアクセス装置の他の実施
例のアドレスコントローラの回路図。

【図１３】他の実施例のＣＰＵによる制御データ取り込
み処理を示すフローチャート。

【符号の説明】

１ 電子楽器 ２ ＣＰＵ ３ 音源 ４ メモリ ５ クロック発生器 １１ インターフェイス回路 １２ チャンネル制御回路 １３ アドレスジェネレータ １４ アドレスコントローラ １５ 積分器 １６ 補間器 １７ レジスタ ２１、２２、２４ 分周器 ３１ 現在値アドレス格納メモリ ３２、３３、３７ レジスタ ３４ インクリメンタ ３５ バイナリ加算器 ３６ アドレス歩進量格納メモリ ４１ ディクリメンタ ４２、４４ レジスタ ４３ セレクタ ５１、５４ レジスタ ５２ 演算器 ５３ メモリ ６１、６２ レジスタ ６３ 乗算器 ６４ 加算器 １００ アドレスコントローラ １０１ セレクタ １０２ インクリメンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 楽音波形データ及びそれ以外の制御デー
   タを記憶するメモリ手段と、 前記メモリ手段からの楽音波形データを複数個時分割で
   読み出すために、対応するアドレス信号を時分割タイミ
   ングで出力する楽音波形データアドレス出力手段と、 前記楽音波形データアドレス出力手段から各アドレスが
   出力される毎にその時分割タイミング区間中で前記メモ
   リ手段から制御データを読み出すためのアドレス信号
   を、前記楽音波形データを読み出すためのアドレス信号
   に代えて出力する制御データアドレス出力手段と、 前記楽音波形データアドレス出力手段により読み出され
   た楽音波形データに基づいて楽音発生を指示する楽音発
   生指示手段と、 前記制御データアドレス出力手段により読み出された制
   御データを受け取る受取手段と、 を備えたことを特徴とするメモリアクセス装置。
2. 【請求項２】 前記メモリ手段が、前記制御データを特
   定のアドレス領域に連続して記憶し、前記制御データア
   ドレス出力手段が、各時分割タイミング毎に出力する前
   記アドレス信号を自動的に歩進させる歩進手段を有した
   ことを特徴とする請求項１記載のメモリアクセス装置。