JPS5975166A - タイミング発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＩＣ試験装置に用いるタイミング発生器に係
り、特に１テスト周期中に複数の位相信号を発生する機
能を有したタイミング発生器に関する。

〔従来技術〕

ＩＣ試験装置用タイミング発生器は、大きく分けるとテ
スト周期を決定するレイトジェネレータと、そのテスト
周期に対して任意の位相で信号を発生する複数個のフェ
イズジェネレータによって構成される。

第１図は、従来のタイミング発生器を示すもので、同図
では、簡単のためフェイズジェネレータは１個としてい
る。そしてこれは、実時間でタイミングを変更するため
、外部からのタイミング選択信号１７が入力されると、
それに対応したテスト周期信号１６及び位相信号１８が
出力されるもので、その動作の概略は次の通りである。

第１図に於て、タイミング選択信号１７が入力されると
、それはそれまで出力されていたテスト周期信号１６に
同期してタイミングレジスタ８に取り込まれ、テスト周
期情報が書き込まれているレイトメモリ７と、位相信号
情報が書き込まれているフェイズメモリ１１をアクセス
し、テスト周期情報と位相信号情報を読み出す。

テスト周期を生成するレイトジェネレータ２１では、発
振器１からの基本クロック周期の、整数倍のテスト周期
を決定するレイトカウンタ２と、基本クロックの周期以
上にテスト周期の分解能を向上させるだめのレイトカウ
ンタ２の出力を遅延させるディレィライン６及びディレ
ィライン３の１つを選択するレイトセレクタ４とにより
、テスト周期信号１６が生成される。このうち、レイト
カウンタ２の分周比及びセレクタ４の選択はレイトレジ
スタ５の内容により制御されるが、その内容は、ディレ
ィライン６を用いて分解能を上げたため、前回のテスト
周期で設定した遅延時間（レジスタ５に格納）と、今回
のテスト周期（メモリ７の出力）の基本クロックの周期
未満の設定値との加算演算を行うディレィアダーにより
決定される。更に、位相信号１８を作成するフェイズジ
ェネレータ２２にテスト周期信号１６と同位相の基本ク
ロックを供給するため、発振器１の出力を遅延させるデ
ィレィライン９と、レイトレジスタ５の内容に応じて遅
延時間を選択するフェイズクロックセレクタ１０とによ
り、フェイズクロック１９を生成する。

一方、フェイズジェネレータ２２では、フェイズメモリ
１１から読み出されてフェイズレジスタ１２にセットさ
れた位相情報と、フェイズクロック１９ヲフエイズカウ
ンタ１３によって引数した値とが一致した時刻に一致出
力を生成し、更に位相分解能を上げるために、この一致
出力をディレィラインに入力し、その出力をフェイズセ
レクタ１５により選択して位相信号１８を出力する。

すなわち、フェイズジェネレータ２２は、１テスト周期
中に任意の位相パルスを１回出力する機能がある。

しかし、ＩＣ試験装置の試験対象であるメモリＩＣ，ロ
ジックＩＣは、高集積度化にともなってＩＣ内部の素子
数が増加し、そのテストのためにはより一層複雑なタイ
ミングが必要になってきており、１テスト周期中に複数
個の位相３　・ 信号が必要である。このため、従来は、フェイズジェネ
レータ２２ヲ複数個設け、その出力位相信号を組合せね
ばならず、タイミング発生器のハードウェアが増大し、
コスト及び消費電力の増大をもたらす１、という欠点が
あった。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくし、１
テスト周期中に複数の位相信号を発生することのできる
フェイズジェネレータを備えた、タイミング発生器を提
供することにある。

〔発明の概要〕

本発明は、選択信号により指定された個数の位相信号を
各テスト周期中に発生するよう制御する、カウンタを中
心とした個数制御手段と、選択信号により指定されたテ
スト周期信号から第１番目の位相信号までの時間及び各
位相信号間の周期で、上記各位相信号を発生するように
制御する、カウンタ、演算回路、ディレィ回路等より成
る位相制御手段とを設けたことを特徴とするものである
。

・　４　・ 〔発明の実施例〕 以下、本発明を実施例により説明する。第２図は、本発
明の装置の概略ブロック図で、このうちレイトジェネレ
ータ２１は、従来の第１図のものとほぼ同じであり、本
発明の特徴とするフェイズジェネレータ２２Ａが第６図
に示されている。このジェネレータ２２Ａ１個により、
−テスト周期中に複数の位相信号１８を生成する。その
構成及び動作は次の通りである。

第３図に於て、位相信号１８の発生個数の制御は、タイ
ムズカウンタ２４及びアンドゲート２８を中心に行われ
る。タイムズメモリ２３には位相信号１８の発生個数が
格納されており、タイミング選択信号２０が入力される
と、タイムズメモリからこの個数（以下ではこれを６と
する）が読み出され、その読み出された値６は、テスト
周期信号１６によって、タイムダカウンタ２４ニロード
され、同時に信号１゛６によってＲＳフリップフロップ
２７はセットされ、アンドゲート２８は開状態となる。

一方テスト周期信号１６によって、後に詳述するように
、フェイズメモリ３０又はインターバルメモ３１の内容
が読み出されてカウンタ只にロードされ、カウンタ只か
らの出力が１クロックディレィ３４．ディレィライン３
５で位相の細かい制御を受けて位相信号１８として出力
されるが、この位相信号１Ｂが１個出力される毎に、１
クロツクテイレイロ４の出力によってアンドゲート２８
゜オアゲート２９を介してフェイズカウンタ６乙にはフ
ェイズメモリ６０又はインターバルメモリ３１からの情
報がとり込まれ、次の位相信号１８が出力される。そし
て位相信号１８の出力１個毎にタイムズカウンタ２４の
内容が１減算される０ところが、インバータ２５とゲー
ト２６からなる回路の出力は、タイムズカウンタ２４の
内容が１と々つだ時に１を出力してフリップフロップ２
７をリセットシ、アンドゲート２日をオフ状態とするの
で、この時点の後には、フェイズメモリ６０又はインタ
ーバルメモリ６１からのフェイズカウンタ３３へのロー
ドは禁止される。すなわち、１テスト周期中にタイムズ
メモリ２３に書き込まれている位相信号数（この場合３
とした）が出力されることになる。

以上が個数制御であるが、その各位相イ＝号の位相制御
は、以下のように行われる。第４図は本装置の出力信号
の位相関係を示しており、テスト周期Ｔの間に、３個の
位相信号ａ、ｂ、ｃが図のよりん時間間隔で出力される
。このうち周期信号１６と最初の位相信号ａとの間隔Ｔ
Ｆを決める値ｍがフェイズメモリ３０に、位相信号ａｂ
、ｃの間隔ＴＰを決める値ｎがインターバルメモリ３１
に、それぞれ格納されている。フェイズカウンタ３５は
、フェイズメモリ３０又はインターバルメモリ３１から
ロードされた値ｍ又はｎからテスト周期Ｔより十分小さ
い周期のフェイズクロック１９が入力される毎に１減じ
、その値が０になった時出力する。しかしこれだけでは
出力位相の分解能がＴｃより細かくなら々い。セレクタ
４０の出力ｌば、ディレィアダー６７の演算出力によっ
てフェイズカウンタ３３出力の位相を更に細かく調整す
るもので、ｌの示す時間（例えば１ｎｓ）のフェイズク
ロック１９の周期Ｔｃ未満（例えばｌ＝　５　ｎ　ｓ　
＋　Ｔｃ＝１０ｎ　ｓなら５ｎｓ）の値がディレィライ
ン３５の遅延時間τ１として設定され、１１　＞Ｔｃな
ら遅延時間τｏ＝Ｔ’ｃが１クロツクデイレイ３４に設
定される（　ｌ＜Ｔｃではτ０−０）。

つまり、１クロツクデイレイ３４及びディレィラインろ
５は、ｌで指定される時間に相当した遅延を、フェイズ
カウンタ６６出力に与えて位相の微調整を行う。

そこで、今、ある時点にタイミング選択信号２０が入力
されると、これに対応してフェイズメモリ３０及びイン
ターバルメモリ６１から選択信号２０に対応するｍ、ｍ
が読み出される０やがてテスト周期信号１６が入ると、
その入力直前にはＲＳフリップフロップ２７はリセット
されているから、セレクタ６２はフェイズメモリ６０出
力ｍを選択しており、これがオアゲート２９′（ｉ−介
して入力されたテスト周期１６によりフェイズカウンタ
６３にセットされ、同時にＲＳフリップフロップ゛　８ ２７はセットされる。このセット状態は前述したように
最後の位相パルスＣが出力されるまで続く。又、テスト
周期信号１６は、ＲＳフリップフロップ４２ヲセットし
、これに対応してセレクタ４０はＤフリップフロップ４
１の出力をｌとして選択する。このＤフリップフロップ
４１には、フェイズメモリ６０からの値ｍがやはりテス
ト周期信号１６によりセットされるので、この時Ａ＝ｍ
である。従って、フェイズカウンタ３３は、テスト周期
信号入力時から、フェイズクロック１９をｍ個カウント
してｍＴｃ後に出力し、これが１１＝ｍで定められる遅
延時間τ０＋τ１だけ１クロツクデイレイ３４及びディ
レィライン３５で遅延されて位相信号ａ（第４図）とし
て出力され、ＴＦはｍＴｃ＋τ０＋τ１となる。

この位相信号ａを出力する迄の間に、ディレィアダ３７
はセレクタ３乙の出力とインターバルメモリ３１からの
ｎを加えるが、前の周期の最後の位相信号でＤフリップ
フロップ４６は０になっていて、セレクタ３６はフェイ
ズメモリ３０の出力ｍを選択しているので、ディレィア
ダー出力はｍ＋ｎとなり、これが第１回目のフェイズカ
ウンタ３３出力でＤフリップフロップ３８にセットされ
続いてτ０＋τ１後の位相信号ａによりＤフリップフロ
ップ６９にセットされている。同時に位相信号ａにより
ＲＳフリップフロップ４２はリセットされ、セレクタ４
０はＤフリップフロップ６９出力のｍ＋ｎをｌとして出
力し、これに対応した遅延時間τ０＋τ１の設定が行わ
れている。一方ＲＳフリップフロップが前述のようにセ
ットされ、セレクタ３２はインターバルメモリ３１出力
ｎを選択シているので、フェイズカウンタ３３には位相
信号ａ出力に伴う１クロツクデイレイ３４出力によって
とのｎが再ロードされ、その時点からｎＴｃ後に再び出
力し、これが上述した遅延時間τ０＋τ１だけ遅れた位
相で位相信号すとして出力される。これと同時にディレ
ィアダー６７からはその直前のＤフリップフロップ６８
出力ｍ＋ｎとｎを加算したｍ＋２ｎがＤフリップ７０ツ
ブ６８ヘセットされ、Ｄフリップフロップ３９へ移すれ
て次の位相信号Ｃのための遅延時間τ０＋τ１の設定が
行われる。以下、同様にして、タイムズカウンタ２４を
中心とする個数制御が終了する迄制御が行われるが、こ
の位相信号ａ、ｂ、ｃ等の間隔ＴＰは、上述のｎにより
一定に定められ、かつそのＴＰは、フェイズクロック１
９の周期゛１゛ｃの整数倍よりもより分解能の高い値に
設定可能である。

〔発明の効果〕 以上の実施例から明らかガように、本発明によれば、単
一のフェイズジェネレータによって複数の位相信号を発
生することができ、タイミング発生器内の７エイズジエ
ネレータ数を減少できるという効果がある。

【図面の簡単な説明】

第１図は従来のタイミング発生器のブロック図、第２図
は本発明のタイピング発生器の機能ブロック図、第６図
は本発明の特徴とするフェイズジェネレータの一実施例
を示す図、第４図はタイミング発生器の動作タイムチャ
ードであ１１　。 る０ １６・・・同期信号　　　　１８・・・位相信号１９・
・・フェイズクロック　２０・・・選択信号２１・・・
レイトジェネレータ ２２Ａ・・・フェイズジェネレータ ２３・・・タイムズメモリ　２４・・・タイムスカウン
タ６０・・・フェイズメモリ ３１・・・インターバルメモリ ６３・・・フェイズカウンタ ３４・・・１クロツクデイレイ ６５・・・ディレィライン ６７・・・ディレィアダー ・１２ 第１　図　　　−＋ｑ　　　　４ １ １２　　　”　　　　１６ １ ０＝コ ■ １ １ １ １ Ｌ−−−Ｊ ／ （ ５６９１７ １−一一一″　　　　１０ １ １ １ ■ □−□−−・　　１１ １］＼　１ ノ　　　　−　　　　　　　　　。 １９　　　　　　　＼Ｉ Ｌ　　　　　　　　　−Ｊ １ １２　　　　　　　　　　　　ｔ １３　　　　ｒ−ｔ　　　　　　　↓ ２２ 叉　　　　　　　　１ 「 １ １１８

Claims (1)

【特許請求の範囲】
1. 入力されたタイミングの選択信号が指定する周期を有す
   る周期信号を、内蔵するクロック発振器の出力から生成
   するレイトジェネレータと上記周期信号の各周期毎に、
   上記選択信号の指定する個数の位相信号をカウンタの制
   御により生成する個数制御手段、及び上記選択信号の指
   定するところの、上記周期信号から第１番目の上記位相
   信号までの時間ならびに上記各位相信号間の周期で、上
   記各位相信号が出力されるように制御する位相制御手段
   によって、上記−周期の間に複数の位相信号を発生する
   フェイズジェネレータとを備えたことを特徴とするタイ
   ミング発生器。