JPS6258177A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPS6258177A JPS6258177A JP60197839A JP19783985A JPS6258177A JP S6258177 A JPS6258177 A JP S6258177A JP 60197839 A JP60197839 A JP 60197839A JP 19783985 A JP19783985 A JP 19783985A JP S6258177 A JPS6258177 A JP S6258177A
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＬＳＩなどの半導体デバイスのテストのための
タイミング発生装置に係り、特に非同期で複数のデータ
の受渡しを行なう半導体デバイスの試験に好適なタイミ
ング発生装置に関するものである。
タイミング発生装置に係り、特に非同期で複数のデータ
の受渡しを行なう半導体デバイスの試験に好適なタイミ
ング発生装置に関するものである。
（発明の背景〕
半導体技術の急速な進歩によって半導体デバイスはます
ます高集積化され、機能も高度化している。このためＬ
ＳＩテスト装置の方も高度なものが要求されている。例
えば［ディジタルＬＳＩテストシステムのタイミングア
ーキテクチャの最適化Ｊ （ＯＰＴＩＭＩＺＩＮＧ
ＴＨＥ ＴＩＭＩＮＧ ＡＲＣＨＩＴＥＣＴＵＲＥ Ｏ
Ｆ八 ＤＩＧＩＴＡＬ ＬＳＩ ＴＥＳＴ ＳＹ
ＳＴＥＭ、１９８３ ＩＥＥＥ Ｉｎｔ、 Ｔｅ
５ｔＣｏｎｆ、 ｐａｐｅｒ ８．５． Ｐ Ｐ ２
００〜２０９）に記載のように、発振回路内蔵ＬＳＩの
試験のためにタイミング発生装置に外部同期機能を附加
したものや、クロックの分周回路を内蔵したＬＳＩの試
験のために、テスト装置の動作サイクル（テスト周期）
内にさらにマイナーサイクルを設けたもの、即ちタイミ
ング発生装置内にマイナー・サイクル・テスト・ピリオ
ド・ジェネレータを附加してテスト効率を向上させたも
のなどがある。
ます高集積化され、機能も高度化している。このためＬ
ＳＩテスト装置の方も高度なものが要求されている。例
えば［ディジタルＬＳＩテストシステムのタイミングア
ーキテクチャの最適化Ｊ （ＯＰＴＩＭＩＺＩＮＧ
ＴＨＥ ＴＩＭＩＮＧ ＡＲＣＨＩＴＥＣＴＵＲＥ Ｏ
Ｆ八 ＤＩＧＩＴＡＬ ＬＳＩ ＴＥＳＴ ＳＹ
ＳＴＥＭ、１９８３ ＩＥＥＥ Ｉｎｔ、 Ｔｅ
５ｔＣｏｎｆ、 ｐａｐｅｒ ８．５． Ｐ Ｐ ２
００〜２０９）に記載のように、発振回路内蔵ＬＳＩの
試験のためにタイミング発生装置に外部同期機能を附加
したものや、クロックの分周回路を内蔵したＬＳＩの試
験のために、テスト装置の動作サイクル（テスト周期）
内にさらにマイナーサイクルを設けたもの、即ちタイミ
ング発生装置内にマイナー・サイクル・テスト・ピリオ
ド・ジェネレータを附加してテスト効率を向上させたも
のなどがある。
しかしこれらの従来装置では、マルチプロセッサシステ
ムのデュアルポートメモリや画像メモリ等のＬＳＩのよ
うに複数データを非同期で受は渡しするものの試験につ
いては配慮されておらず、実際の動作状態でのテストが
できなかった。例えば第８図に示すように、デュアルポ
ートメモリは、メモリセル５０をランダムにアクセスで
きるランダムボート３０１と１ライン分をシフトレジス
タ５１に転送した後、順次読み出すことができるシリア
ルボート３０２を備えている。従って、１５４７分をシ
フトレジスタ５１に転送した後のシフトレジスタの転送
りロック３０３は、ランダムボートの読み書きと異なる
周期、タイミング、つまり非同期で動作可能である。こ
のようなデュアルポートメモリを試験する為には、ラン
ダムボート３０１用のタイミング信号とシリアルボート
３０２用のタイミング信号の周期を異なる周期にする必
要があるが、従来の試験装置ではこのようなことはでき
なかった。
ムのデュアルポートメモリや画像メモリ等のＬＳＩのよ
うに複数データを非同期で受は渡しするものの試験につ
いては配慮されておらず、実際の動作状態でのテストが
できなかった。例えば第８図に示すように、デュアルポ
ートメモリは、メモリセル５０をランダムにアクセスで
きるランダムボート３０１と１ライン分をシフトレジス
タ５１に転送した後、順次読み出すことができるシリア
ルボート３０２を備えている。従って、１５４７分をシ
フトレジスタ５１に転送した後のシフトレジスタの転送
りロック３０３は、ランダムボートの読み書きと異なる
周期、タイミング、つまり非同期で動作可能である。こ
のようなデュアルポートメモリを試験する為には、ラン
ダムボート３０１用のタイミング信号とシリアルボート
３０２用のタイミング信号の周期を異なる周期にする必
要があるが、従来の試験装置ではこのようなことはでき
なかった。
本発明は、ＬＳＩ内で非同期に異なったサイクルタイム
で複数データの受は渡しを行なう半導体デバイスの試験
を行なうことができるタイミング発生装置を提供するこ
とを目的とする。
で複数データの受は渡しを行なう半導体デバイスの試験
を行なうことができるタイミング発生装置を提供するこ
とを目的とする。
本発明の装置は、与えられた選択信号に対応した時点よ
り予め設定された個数のタイミング信号を予め設定され
た周期で発生するスレーブタイミング発生部を１個又は
複数個設けたことを特徴とするものである。
り予め設定された個数のタイミング信号を予め設定され
た周期で発生するスレーブタイミング発生部を１個又は
複数個設けたことを特徴とするものである。
以下図面を参照して本発明の詳細な説明する。
まず初めに本発明によるタイミング発生装置の一実施例
を説明し、後に本発明によるタイミング発生装置を用い
た試験装置について説明する。第１図は、本発明による
タイミング発生装置の一実施例を示すブロック図で、発
振器１はタイミング信号１０３．１０４．１０５を作成
するための基本クロック１０２を出力する発振器である
。マスタタイミング発生部２は、タイミング選択信号１
０１の指示に従ってマスタテスト周期信号１０３、マス
タ位相信号１０４、スレーブ制御信号１０５を作成する
。スレーブタイミング発生部３は本発明の特徴とする部
分であって、スレーブ制御信号１０５によって起動され
、任意数のスレーブ位相信号１０６を作成する。
を説明し、後に本発明によるタイミング発生装置を用い
た試験装置について説明する。第１図は、本発明による
タイミング発生装置の一実施例を示すブロック図で、発
振器１はタイミング信号１０３．１０４．１０５を作成
するための基本クロック１０２を出力する発振器である
。マスタタイミング発生部２は、タイミング選択信号１
０１の指示に従ってマスタテスト周期信号１０３、マス
タ位相信号１０４、スレーブ制御信号１０５を作成する
。スレーブタイミング発生部３は本発明の特徴とする部
分であって、スレーブ制御信号１０５によって起動され
、任意数のスレーブ位相信号１０６を作成する。
第２図のタイムチャートを用いて本実施例の全体動作を
説明する。マスタタイミング発生部２は、まずタイミン
グ選択信号１０１をマスタテスト周期信号１０３の立上
りエツジで取り込む。ここではｎ番目のタイミング選択
信号であるＴ Ｓ （ｎ）を取り込むとする。続いてこ
の取り込んだタイミング選択信号Ｔ Ｓ （ｎ）によっ
て１マスタテスト周期後の同ｕＪＪＴ＋４＊（ｎ）のマ
スタテスト周期信号１０３と、マスタテスト周期信号１
０３の開始点からＴ。（ｎ）遅延したマスタ位相信号１
０４を、基本クロック１０２を計数して作成する。さら
に、タイミング選択信号１０１のＴ Ｓ （ｎ）によっ
てスレーブタイミング発生部３の起動が指示された場合
には、周期Ｔｌ４Ｒ（ｎ）のマスタテスト周期信号１０
３の開始時点のパルスが、スレーブ制御信号１０５とし
て出力される。スレーブタイミング発生部３は、このス
レーブ制御信号１０５によって起動され、設定時間ＴＳ
ｄを経過した後にスレーブ位相信号１０６の第１パルス
を出力する。第１パルスを出力した後は、周期ＴＳＲで
ｍ−１個ノパルスを出力する。すなわち、スレーブタイ
ミング発生部３は、スレーブ制御１０５によって起動さ
れた後、ｍ個のスレーブ位相信号１０６を周期Ｔ、えで
出力する。
説明する。マスタタイミング発生部２は、まずタイミン
グ選択信号１０１をマスタテスト周期信号１０３の立上
りエツジで取り込む。ここではｎ番目のタイミング選択
信号であるＴ Ｓ （ｎ）を取り込むとする。続いてこ
の取り込んだタイミング選択信号Ｔ Ｓ （ｎ）によっ
て１マスタテスト周期後の同ｕＪＪＴ＋４＊（ｎ）のマ
スタテスト周期信号１０３と、マスタテスト周期信号１
０３の開始点からＴ。（ｎ）遅延したマスタ位相信号１
０４を、基本クロック１０２を計数して作成する。さら
に、タイミング選択信号１０１のＴ Ｓ （ｎ）によっ
てスレーブタイミング発生部３の起動が指示された場合
には、周期Ｔｌ４Ｒ（ｎ）のマスタテスト周期信号１０
３の開始時点のパルスが、スレーブ制御信号１０５とし
て出力される。スレーブタイミング発生部３は、このス
レーブ制御信号１０５によって起動され、設定時間ＴＳ
ｄを経過した後にスレーブ位相信号１０６の第１パルス
を出力する。第１パルスを出力した後は、周期ＴＳＲで
ｍ−１個ノパルスを出力する。すなわち、スレーブタイ
ミング発生部３は、スレーブ制御１０５によって起動さ
れた後、ｍ個のスレーブ位相信号１０６を周期Ｔ、えで
出力する。
次に各部の詳細について述べる。第３図はマスタタイミ
ング発生部２の実施例を示すもので、マスタテスト周期
信号１０３を作成するためのテスト周期カウンタ１０、
タイミング選択信号１０１を保持するラッチ１１、マス
タテスト周期信号１０３の設定値を格納したテスト周期
メモリ１２、マスタ位相信号１０４を作成するための位
相カウンタ１３、位相カウンタ１３に設定するマスタ位
相信号設定値を格納した位相メモリ１４、スレーブ制御
信号１０５を作成するか否かを制御する情報が格納され
ているスレーブ制御メモリ１５より成っている。この実
施例に於て、テスト周期カウンタ１０が基本クロ・ツク
１０２をカウントして１つのマスタテスト周期信号１０
３を発生すると、前述のようにその立上りによってタイ
ミング選択信号１０１をラッチ１１に取込む。この取込
まれ保持されたタイミング選択信号１１０は、テスト周
期メモ１月２、位相メモ１月４、スレーブ制御メモリ１
５をアクセスするためのアドレスとして出力され、この
アクセスによって１マスタテア１．ト周期後のマスタテ
スト周期信号１０３の設定値ＴＩ４＊（ｎ）。
ング発生部２の実施例を示すもので、マスタテスト周期
信号１０３を作成するためのテスト周期カウンタ１０、
タイミング選択信号１０１を保持するラッチ１１、マス
タテスト周期信号１０３の設定値を格納したテスト周期
メモリ１２、マスタ位相信号１０４を作成するための位
相カウンタ１３、位相カウンタ１３に設定するマスタ位
相信号設定値を格納した位相メモリ１４、スレーブ制御
信号１０５を作成するか否かを制御する情報が格納され
ているスレーブ制御メモリ１５より成っている。この実
施例に於て、テスト周期カウンタ１０が基本クロ・ツク
１０２をカウントして１つのマスタテスト周期信号１０
３を発生すると、前述のようにその立上りによってタイ
ミング選択信号１０１をラッチ１１に取込む。この取込
まれ保持されたタイミング選択信号１１０は、テスト周
期メモ１月２、位相メモ１月４、スレーブ制御メモリ１
５をアクセスするためのアドレスとして出力され、この
アクセスによって１マスタテア１．ト周期後のマスタテ
スト周期信号１０３の設定値ＴＩ４＊（ｎ）。
マスタ位相信号１０４の設定値Ｔｓｏ（ｎ）およびスレ
ーブ制御信号１０５の制御データａを読み出す。このう
ち設定値Ｔ Ｉ４Ｒ（ｎ） ＋ Ｔ １４Ｒ（ｎ）は、
マスタテスト周期信号１０３によって、それぞれテスト
周期カウンタ１０、位相ウカウタ１３にプリセットされ
る。従ってテスト周期カウンタ１０は、設定値ＴＭ、１
（ｎ）に従って基本クロック１０２を計数した後、マス
タテスト周期信号１０３を出力する。同様に位相カウン
タ１３も設定値Ｔ、４ｏ（ｎ）に従って基本クロック１
０２を計数した後、マスタ位相周期信号１０４を出力す
る。一方、制御データａは入力された選択信号１０１が
スレーブ位相信号１０６を出力するように指示している
ときはｌ、そうでない時はＯとなるようにスレーブ制御
メモリ１５にセントされている。従ってスレーブ位相信
号１０６を出力する場合は、マスタテスト周期信号１０
３がアンドゲート１６を介してスレーブ制御信号１０５
として出力される。以上述べた動作を、マスタタイミン
グ発生部２は繰返し、行し、タイミング選択信号１０１
の指示に従って、マスタテスト周期信号１０３、マスタ
位相信号１０４、スレーブ制御信号１０５を生成する。
ーブ制御信号１０５の制御データａを読み出す。このう
ち設定値Ｔ Ｉ４Ｒ（ｎ） ＋ Ｔ １４Ｒ（ｎ）は、
マスタテスト周期信号１０３によって、それぞれテスト
周期カウンタ１０、位相ウカウタ１３にプリセットされ
る。従ってテスト周期カウンタ１０は、設定値ＴＭ、１
（ｎ）に従って基本クロック１０２を計数した後、マス
タテスト周期信号１０３を出力する。同様に位相カウン
タ１３も設定値Ｔ、４ｏ（ｎ）に従って基本クロック１
０２を計数した後、マスタ位相周期信号１０４を出力す
る。一方、制御データａは入力された選択信号１０１が
スレーブ位相信号１０６を出力するように指示している
ときはｌ、そうでない時はＯとなるようにスレーブ制御
メモリ１５にセントされている。従ってスレーブ位相信
号１０６を出力する場合は、マスタテスト周期信号１０
３がアンドゲート１６を介してスレーブ制御信号１０５
として出力される。以上述べた動作を、マスタタイミン
グ発生部２は繰返し、行し、タイミング選択信号１０１
の指示に従って、マスタテスト周期信号１０３、マスタ
位相信号１０４、スレーブ制御信号１０５を生成する。
次に第４図はスレーブタイミング発生部３の実施例を示
すもので、スレーブ位相信号１０６を作成するための位
相カウンタ３０．アンドゲート２１、オアゲート２２、
スレーブ制御信号１０５からスレーブ位相信号１０６の
第１パルスまでの遅延ＩＴ□を格納しているディレィレ
ジスタ２３、スレーブ位相信号１０６の第１パルス以降
の繰返し周期設定値ＴＳＲを格納した周期レジスタ２４
、遅延量’ｒ −ａおよび周期設定値Ｔ、Ｒのどちらか
一方を選択して位相カウンタに出力するマルチプレクサ
２５、スレーブ位相信号％ｍを格納しているナンバーレ
ジスタ２７、スレーブ位相信号１０６の発生数を制御す
るためのナンバーカウンタ２８、マルチプレクサ２５を
制御するフリップフロップ２６、オアゲート２９、およ
び遅延素子３０より構成される。以上の構成に於いて、
本スレーブタイミング発生部３はスレーブ制御信号１０
５によって起動される。即ちスレーブ制御信号１０５が
入力されるとフリップフロップ２６がセットされ、マル
チプレクサ１２７はディレィレジスタ２３の内容である
遅延量Ｔ□を位相カウンタ２０に出力する。この遅延量
Ｔ□はスレーブ制御信号１０５をオアゲート２２を介し
て位相カウンタ２０のＰＲ端子に与えることにより、位
相カウンタ２０にプリセントされる。位相カウンタ２０
は、このプリセットされた値まで基本クロックを計数し
、計数し終えるとアンドゲート２１を介してスレーブ位
相信号１０６の第１パルスを出力する。この動作と平行
して、スレーブ制御信号１０５がナンバーカウンタ２８
のＰＲ端子に入力されると、スレーブ位相信号数ｍがナ
ンバーカウンタ２８にプリセットされる。セットされた
後は、スレーブ位相信号数ｍまでスレーブ位相信号１０
６を計数し、ｍ個計数後はアンドゲート２１を閉じるご
とによって、スレーブ位相信号発生数を制御する。一方
、スレーブ位相信号１０６の第１出力パルスによづてフ
リップフロップ２６はリセットされ、マルチプレクサ２
５は、周期レジスタの内容ＴＳＲを位相カウンタ２０に
出力する。これと同時に、第１出力パルスはオアゲート
２２を介して位相カウンタ２０のＰＲ端子に加えられ、
周期レジスタ２４の内容Ｔ、Ｒが位相カウンタ２０にプ
リセットされ、位相カウンタ２０は、プリセットされた
値Ｔｓ、ｌまで基本クロック１０２を計数し、計数を終
るとスレーブ位相信号１０６の第２出力パルスを出力す
る。第３出力パルス以降は、アンドゲート２１が閉じる
まで第２出力パルスと同様に作成される。
すもので、スレーブ位相信号１０６を作成するための位
相カウンタ３０．アンドゲート２１、オアゲート２２、
スレーブ制御信号１０５からスレーブ位相信号１０６の
第１パルスまでの遅延ＩＴ□を格納しているディレィレ
ジスタ２３、スレーブ位相信号１０６の第１パルス以降
の繰返し周期設定値ＴＳＲを格納した周期レジスタ２４
、遅延量’ｒ −ａおよび周期設定値Ｔ、Ｒのどちらか
一方を選択して位相カウンタに出力するマルチプレクサ
２５、スレーブ位相信号％ｍを格納しているナンバーレ
ジスタ２７、スレーブ位相信号１０６の発生数を制御す
るためのナンバーカウンタ２８、マルチプレクサ２５を
制御するフリップフロップ２６、オアゲート２９、およ
び遅延素子３０より構成される。以上の構成に於いて、
本スレーブタイミング発生部３はスレーブ制御信号１０
５によって起動される。即ちスレーブ制御信号１０５が
入力されるとフリップフロップ２６がセットされ、マル
チプレクサ１２７はディレィレジスタ２３の内容である
遅延量Ｔ□を位相カウンタ２０に出力する。この遅延量
Ｔ□はスレーブ制御信号１０５をオアゲート２２を介し
て位相カウンタ２０のＰＲ端子に与えることにより、位
相カウンタ２０にプリセントされる。位相カウンタ２０
は、このプリセットされた値まで基本クロックを計数し
、計数し終えるとアンドゲート２１を介してスレーブ位
相信号１０６の第１パルスを出力する。この動作と平行
して、スレーブ制御信号１０５がナンバーカウンタ２８
のＰＲ端子に入力されると、スレーブ位相信号数ｍがナ
ンバーカウンタ２８にプリセットされる。セットされた
後は、スレーブ位相信号数ｍまでスレーブ位相信号１０
６を計数し、ｍ個計数後はアンドゲート２１を閉じるご
とによって、スレーブ位相信号発生数を制御する。一方
、スレーブ位相信号１０６の第１出力パルスによづてフ
リップフロップ２６はリセットされ、マルチプレクサ２
５は、周期レジスタの内容ＴＳＲを位相カウンタ２０に
出力する。これと同時に、第１出力パルスはオアゲート
２２を介して位相カウンタ２０のＰＲ端子に加えられ、
周期レジスタ２４の内容Ｔ、Ｒが位相カウンタ２０にプ
リセットされ、位相カウンタ２０は、プリセットされた
値Ｔｓ、ｌまで基本クロック１０２を計数し、計数を終
るとスレーブ位相信号１０６の第２出力パルスを出力す
る。第３出力パルス以降は、アンドゲート２１が閉じる
まで第２出力パルスと同様に作成される。
以上説明したように、本実施例によるとマスタテスト周
期のある時点からマスタテスト周期と異なったタイミン
グ信号を発生することができ、デュアルポートメモリ等
のテストを容易に行なうことができる。しかしこのまま
では複数のスレーブタイミング信号を必要とする場合に
は対処できない。第５図及び第６図はこれを解決するた
めの第２の実施例である。即ちこの実施例のマスタタイ
ミング発生部２ａは第５図の構成を有しており、第３図
のマスタタイミング発生部２に対して、スレーブ制御メ
モリ１５ａの容量をふやし、アンドゲートを複数個とし
たものである。今、スレーブタイミング発生部３ａ〜３
ｒのどれを起動するかがスレーブメモリ１５ａに格納さ
れており、選択信号１０１によってこの内容がよみ出さ
れ、起動すべきスレーブタイミング発生部へのスレーブ
制御信号１０５ａ〜１０５Ｃがオンとされる。そうする
と第６図の構成によってスレーブ制御信号のオンのもの
に対応したスレーブタイミング発生部３ａ〜３ｆ（この
各々は第４図の構成をもつ）が起動され、必要なだけの
テスト信号が得られる。但しここではスレーブ制御信号
１０５ａ〜１０５ｃは３個で、この１つづつが２個づつ
のスレーブタイミング発生部を起動するものとしている
。
期のある時点からマスタテスト周期と異なったタイミン
グ信号を発生することができ、デュアルポートメモリ等
のテストを容易に行なうことができる。しかしこのまま
では複数のスレーブタイミング信号を必要とする場合に
は対処できない。第５図及び第６図はこれを解決するた
めの第２の実施例である。即ちこの実施例のマスタタイ
ミング発生部２ａは第５図の構成を有しており、第３図
のマスタタイミング発生部２に対して、スレーブ制御メ
モリ１５ａの容量をふやし、アンドゲートを複数個とし
たものである。今、スレーブタイミング発生部３ａ〜３
ｒのどれを起動するかがスレーブメモリ１５ａに格納さ
れており、選択信号１０１によってこの内容がよみ出さ
れ、起動すべきスレーブタイミング発生部へのスレーブ
制御信号１０５ａ〜１０５Ｃがオンとされる。そうする
と第６図の構成によってスレーブ制御信号のオンのもの
に対応したスレーブタイミング発生部３ａ〜３ｆ（この
各々は第４図の構成をもつ）が起動され、必要なだけの
テスト信号が得られる。但しここではスレーブ制御信号
１０５ａ〜１０５ｃは３個で、この１つづつが２個づつ
のスレーブタイミング発生部を起動するものとしている
。
以上の実施例に於ては説明を簡単化する為に、マスタタ
イミング発生部２のマスタ位相信号１０４の個数は１つ
としたが、通常は複数で用いられるものである。しかし
、これは容易に実現でき、既知のことであってこの変更
によって本発明が制御を受けるものではない。
イミング発生部２のマスタ位相信号１０４の個数は１つ
としたが、通常は複数で用いられるものである。しかし
、これは容易に実現でき、既知のことであってこの変更
によって本発明が制御を受けるものではない。
次に本発明によるタイミング発生装置を用いた試験装置
の例を第７図を用いて説明する。本試験装置は、タイミ
ング発生装置４０、パターン発生器４１、被試験素子で
あるデュアルポートメモリ４６のランダムポートを試験
するための波形フォーマツタ４２、コンパレータ４３、
デュアルポートメモリ４６のシリアルボートを試験する
ための波形フォーマツタ４４、コンパレータ４５から構
成される。但し波形フォーマツタ及びコンパレータは、
ランダムポートおよびシリアルポート用に通常はデュア
ルポートメモリ４６のピン数分用意されるが、説明の簡
単化のために各１個づつとしている。本試験装置は、パ
ターン発生器４１が発生するテストパターン２０１．２
０２．２０３．２０４と、タイミング発生装置が作成す
るタイミング信号１０４ａ、 １０４ｂ、 １０６ａ、
１０６ｂとを入力として、波形フォーマツタ４２．４
４ではテストパターン２０１．２０３とタイミング信号
１０４ａ、 １０６ａからデュアルポートメモリ４６に
印加する試験波形２０５、２０７を作成し、一方コンパ
レータ４３．４５はデュアルポートメモリの出力２０６
．２０８とテストパターン２０２．２０４をタイミング
信号１０４ｂ、 １０６ｂで指示された時刻に比較判定
する。ここで、本発明によるタイミング発生装置４０は
、異なった周期のタイミング信号を作成することができ
るので、デュアルポートメモリ４６のランダムポートと
シリアルボートを異なった周期で試験することができる
。
の例を第７図を用いて説明する。本試験装置は、タイミ
ング発生装置４０、パターン発生器４１、被試験素子で
あるデュアルポートメモリ４６のランダムポートを試験
するための波形フォーマツタ４２、コンパレータ４３、
デュアルポートメモリ４６のシリアルボートを試験する
ための波形フォーマツタ４４、コンパレータ４５から構
成される。但し波形フォーマツタ及びコンパレータは、
ランダムポートおよびシリアルポート用に通常はデュア
ルポートメモリ４６のピン数分用意されるが、説明の簡
単化のために各１個づつとしている。本試験装置は、パ
ターン発生器４１が発生するテストパターン２０１．２
０２．２０３．２０４と、タイミング発生装置が作成す
るタイミング信号１０４ａ、 １０４ｂ、 １０６ａ、
１０６ｂとを入力として、波形フォーマツタ４２．４
４ではテストパターン２０１．２０３とタイミング信号
１０４ａ、 １０６ａからデュアルポートメモリ４６に
印加する試験波形２０５、２０７を作成し、一方コンパ
レータ４３．４５はデュアルポートメモリの出力２０６
．２０８とテストパターン２０２．２０４をタイミング
信号１０４ｂ、 １０６ｂで指示された時刻に比較判定
する。ここで、本発明によるタイミング発生装置４０は
、異なった周期のタイミング信号を作成することができ
るので、デュアルポートメモリ４６のランダムポートと
シリアルボートを異なった周期で試験することができる
。
以上の実施例から明らかなように、本発明によれば、異
なった複数のテスト周期の信号を各々独立して任意数発
生できるので、非同期に複数データの受渡しを行なうＬ
ＳＩを試験するためのタイミング信号を発生できるとい
う効果がある。
なった複数のテスト周期の信号を各々独立して任意数発
生できるので、非同期に複数データの受渡しを行なうＬ
ＳＩを試験するためのタイミング信号を発生できるとい
う効果がある。
第１図は本発明によるタイミング発生装置の一実施例を
示すブロック図、第２図は本発明装置の動作タイミング
チャート、第３図はマスタタイミング発生部の実施例を
示す図、第４図はスレーブタイミング発生部の実施例を
示す図、第５図はマスタタイミング発生部の別の実施例
を示す図、第６図は本発明のタイ穐ング発生装置の別の
実施例を示す図、第７図は本発明の装置の応用例を示す
図、第８図はデュアルポートメモリの説明図である。 １・・・発振器、２．２ａ・・・マスタタイミング発生
部、３．３ａ〜３ｆ・・・スレーブタイミング発生部、
１０１・・・タイミング選択信号、１０２・・・基本ク
ロック、１０３・・・マスタテスト周期信号、１０４・
・・マスタ位相信号、１０５．１０５ａ 〜１０５ｃｍ
スレーブ制御信号、１０６゜１０６ａ〜１０６ｆ・・・
スレーブ位相信号。 代理人 弁理士 秋 木 正 実 第１図 第２図 ｆｉ傭 第４図 第５図 第６図
示すブロック図、第２図は本発明装置の動作タイミング
チャート、第３図はマスタタイミング発生部の実施例を
示す図、第４図はスレーブタイミング発生部の実施例を
示す図、第５図はマスタタイミング発生部の別の実施例
を示す図、第６図は本発明のタイ穐ング発生装置の別の
実施例を示す図、第７図は本発明の装置の応用例を示す
図、第８図はデュアルポートメモリの説明図である。 １・・・発振器、２．２ａ・・・マスタタイミング発生
部、３．３ａ〜３ｆ・・・スレーブタイミング発生部、
１０１・・・タイミング選択信号、１０２・・・基本ク
ロック、１０３・・・マスタテスト周期信号、１０４・
・・マスタ位相信号、１０５．１０５ａ 〜１０５ｃｍ
スレーブ制御信号、１０６゜１０６ａ〜１０６ｆ・・・
スレーブ位相信号。 代理人 弁理士 秋 木 正 実 第１図 第２図 ｆｉ傭 第４図 第５図 第６図
Claims (1)
- 入力された選択信号により指定された時間経過後にマス
タテスト周期信号を出力し、該信号の出力時点から上記
選択信号により指定された遅延時間でもってマスタ位相
信号を出力し、更に１個又は複数個のスレーブ制御信号
の内から上記選択信号により指定されたもののみを出力
する機能を有したところのマスタタイミング発生手段と
、上記スレーブ制御信号対応に設けられかつその各々が
、対応するスレーブ制御信号を入力された時にその内部
に予め設定された周期で予め設定された個数のスレーブ
位相信号を出力する機能を有したところのスレーブタイ
ミング発生手段とを備えたことを特徴とするタイミング
発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197839A JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
| EP86110848A EP0218830B1 (en) | 1985-09-09 | 1986-08-06 | A memory test apparatus |
| DE8686110848T DE3685078D1 (de) | 1985-09-09 | 1986-08-06 | Speicherpruefgeraet. |
| US06/895,846 US4788684A (en) | 1985-09-09 | 1986-08-12 | Memory test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197839A JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258177A true JPS6258177A (ja) | 1987-03-13 |
| JPH0752216B2 JPH0752216B2 (ja) | 1995-06-05 |
Family
ID=16381196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197839A Expired - Lifetime JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752216B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975166A (ja) * | 1982-10-25 | 1984-04-27 | Hitachi Ltd | タイミング発生器 |
-
1985
- 1985-09-09 JP JP60197839A patent/JPH0752216B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975166A (ja) * | 1982-10-25 | 1984-04-27 | Hitachi Ltd | タイミング発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752216B2 (ja) | 1995-06-05 |
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