JP2559900B2 - 情報処理装置におけるクロック制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 クロック信号を発生するクロック発生装置と、発生さ
れたクロック信号と周波数の逓倍された逓倍クロック信
号とに従って処理を実行する複数の処理装置とを備え
て、処理装置が、クロック発生装置の発生するクロック
制御信号に従って、クロック信号の入力制御と逓倍クロ
ック信号の生成制御とを実行していく構成を採る情報処
理装置におけるクロック制御方式に関し、 クロック発生装置と処理装置との間の配線本数を削減
できるようにすることを目的とし、 クロック発生装置は、１種類のクロック制御信号を発
生するように構成し、かつ、処理装置は、クロックの使
用モードを表示する複数のラッチ手段と、ラッチ手段の
ラッチデータと、送られてくる１種類のクロック制御信
号とを入力として、クロック信号の入力を制御する制御
信号と、逓倍クロック信号の生成を制御する制御信号と
を生成する論理ゲートとからなるローカルクロック制御
回路を具備するように構成する。

〔産業上の利用分野〕

本発明は、クロック信号を発生するクロック発生装置
と、発生されたクロック信号と周波数の逓倍された逓倍
クロック信号とに従って処理を実行する複数の処理装置
とを備えて、処理装置が、クロック発生装置の発生する
クロック制御信号に従って、クロック信号の入力制御と
逓倍クロック信号の生成制御とを実行していく構成を採
る情報処理装置におけるクロック制御方式に関し、特
に、クロック発生装置と処理装置との間の配線本数を削
減できるようにする情報処理装置におけるクロック制御
方式に関する。

クロック信号を発生するクロック発生装置と、クロッ
ク発生装置により発生されたクロック信号とクロック信
号の周波数を逓倍することで得られる逓倍クロック信号
とに従って処理を実行する複数の処理装置とから構成さ
れる情報処理装置では、試験処理や保守処理のために、
クロック発生装置からクロック制御信号を発生させて、
処理装置の処理を停止したり、少しずつ実行させたりし
ていく処理を実行することが要求されることになる。こ
れから、クロック発生装置と処理装置との間にクロック
制御信号の転送のための配線が必要になるが、情報処理
装置の簡略化を図るためにも、この配線の配線本数の削
減を図っていく必要があるのである。

〔従来の技術〕

第６図に、従来の情報処理装置100の構成を図示す
る。図中、10は複数備えられる処理装置、20は処理装置
10にクロック信号を供給するクロック発生装置、30はク
ロック発生装置20の供給するクロック信号を処理装置10
に分配するクロック分配回路である。

処理装置10は、クロック発生装置20の供給するクロッ
ク信号（CLOCK−Ｎ）に同期して動作する回路機能11
と、このクロック信号の1/Nの周期を持つクロック信号
（逓倍クロック信号）に同期して動作する回路機能12と
を備えている。一般に、1/Nの周期を持つクロック信号
は、元になるクロック信号の周期の1/N、2/N、…（Ｎ−
１）/Nの時間だけ位相をずらした（Ｎ−１）本のクロッ
ク信号と、元になるクロック信号との論理和をとること
で作成されることになる。この図に示す処理装置10で
は、回路機能12が、クロック発生装置20の供給するクロ
ック信号の1/2の周期を持つクロック信号（CLOCK−Ｈ）
に同期して動作することを想定しているので、処理装置
10は、この1/2の周期のクロック信号を生成するため
に、クロック発生装置20から与えられるクロック信号を
半周期遅延させるディレイ回路13と、このディレイ回路
13の出力するクロック信号と、クロック発生装置20から
与えられるクロック信号との論理和を出力するORゲート
14とを備えることになる。

通常、情報処理装置100では、試験や保守等のため
に、一時的にシステムのクロック信号の供給を停止させ
たり、単発クロックを発生させたりすることがある。こ
のようなクロック信号の制御を実行するために、処理装
置10は、クロック発生装置20から与えられるクロック信
号及び第１のクロック制御信号（図中のSTOP−Ｎ）を入
力として、その論理積値を回路機能11及びORゲート14に
出力するANDゲート15を備えるとともに、クロック発生
装置20から与えられる第２のクロック制御信号（図中の
STOP−Ｈ）を遅延させるディレイ回路16と、このディレ
イ回路16の出力するクロック制御信号と、上述のディレ
イ回路13の出力するクロック信号とを入力として、その
論理積値をORゲート14に出力するANDゲート17とを備え
て、この２つのANDゲート15,17の開閉動作に従って、２
つの回路機能11,12に対してのクロック信号の供給を制
御することになる。

そして、クロック発生装置20は、処理装置10に供給す
るクロック信号を生成するオシレータ21と、上述の第１
及び第２のクロック制御信号を生成して、処理装置10に
出力するクロック制御回路22とを備えることになる。

このように、従来の情報処理装置100では、クロック
発生装置20側に、第１及び第２のクロック制御信号とい
うクロック制御信号を生成するクロック制御回路22を備
えて、このクロック制御回路22からのクロック制御信号
に従って、ANDゲート15やANDゲート17の開閉処理を制御
して、回路機能11,12に対してのクロック信号の供給を
制御していくことで、試験処理や保守処理等を行う構成
を採っていたのである。

〔発明が解決しようとする課題〕

しかしながら、このような従来技術では、第６図から
も明らかなように、処理装置10の回路機能12が、クロッ
ク発生装置20の供給するクロック信号の1/Nの周期に同
期して動作する場合、クロック分配回路30は、各処理装
置10に対して、Ｎ本のクロック制御信号を配らなくては
ならないことになるため、クロック分配回路30と処理装
置10との間の配線本数が極めて多くなってしまうという
問題点があった。第６図の例で説明するならば、クロッ
ク分配回路30は、各処理装置10に対して、第１のクロッ
ク制御信号と第２のクロック制御信号という２本の制御
信号を配らなくてはならないために、処理装置10の台数
がｎ台である場合、合計で２×ｎ本の配線が必要になっ
てしまっていたのである。しかも、この配線は等長配線
で実装しなければならないことから、従来技術では、配
線設計に大きな負荷がかかるという問題点もあった。

本発明はかかる事情に鑑みてなされたものであって、
クロック発生装置20と処理装置10との間の配線本数を削
減できるようにする新たな情報処理装置におけるクロッ
ク制御方式の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、第６図で説明したものと同じものについては同
一の記号で示してある。

本発明のクロック発生装置20は、１種類のクロック制
御信号を発生して、このクロック制御信号をクロック分
配回路30を介して各処理装置10に供給する構成を採るこ
とになる。

１は処理装置10の備えるクロック供給制御回路であっ
て、回路機能11に対してのクロック信号の供給を制御す
るもの、２は処理装置10の備える逓倍クロック生成回路
であって、クロック発生装置20から供給されるクロック
信号の周波数を逓倍することで逓倍クロック信号を生成
して、その生成した逓倍クロック信号を回路機能12に供
給するもの、３は処理装置10の備えるローカルクロック
制御回路であって、クロックの使用モードを表示する複
数のラッチ手段４と、このラッチ手段４のラッチデータ
と、送られてくるクロック制御信号とを入力として、ク
ロック供給制御回路１に対しての制御信号と、逓倍クロ
ック生成回路２に対しての制御信号とを生成する論理ゲ
ート５とを備えるものである。

〔作用〕

本発明では、情報処理装置100の試験処理や保守処理
を実行するときには、情報処理装置の立ち上げ処理等の
サービス処理を実行する図示しないサービスプロセッサ
が、ラッチ手段４に対して、クロックの使用モードを表
示するラッチデータをセットする。

このようにしてラッチ手段４にラッチデータがセット
されると、論理ゲート５は、そのラッチデータの表示値
に応じた制御信号をクロック供給制御回路１に送出する
とともに、そのラッチデータの表示値に応じた制御信号
を逓倍クロック生成回路２に送出する。この夫々の制御
信号を受けて、クロック供給制御回路１は、回路機能11
に対して、ラッチ手段４のラッチデータに対応したクロ
ック信号の供給制御を実行するとともに、逓倍クロック
生成回路２は、ラッチ手段４のラッチデータに対応した
逓倍クロック信号の生成制御を実行していくことで、所
望の試験処理や保守処理を実行していくよう処理する。

このように、本発明によれば、クロック分配回路30と
処理装置10との間に転送されるクロック制御信号を１種
類で構成できるようになることから、クロック分配回路
30と処理装置10との間のクロック制御信号のための配線
本数を、従来のｎ×Ｎ本から処理装置の台数分のｎ本に
と大きく削減できるようになるのである。

〔実施例〕 以下、実施例に従って本発明を詳細に説明する。

第２図に、本発明の一実施例を図示する。図中、第６
図で説明したものと同じものについては同一の記号で示
してある。200は第６図では図示することを省略したサ
ービスプロセッサであって、情報処理装置100に対して
立ち上げ等のサービス処理を実行するものである。

この実施例でも、複数用意される各処理装置10の具備
する回路機能12が、クロック発生装置20の供給するクロ
ック信号の1/2の周期のクロック信号に同期して動作す
ることを想定しているので、処理装置10は、1/2の周期
のクロック信号を生成するために、クロック発生装置20
から与えられるクロック信号を半周期遅延させるディレ
イ回路13と、このディレイ回路13の出力するクロック信
号と、クロック発生装置20から与えられるクロック信号
との論理和を出力するORゲート14とを備えることにな
る。

22aはクロック発生装置20の備える本発明のクロック
制御回路であって、従来のクロック制御回路22と異なっ
て、クロック分配回路30に１種類のクロック制御信号
（図中のSTOP）を送出する構成を採ることになる。そし
て、これに対応して、本発明のクロック分配回路30は、
各処理装置10に対して、この１種類のクロック制御信号
を分配していく構成を採ることになる。

40は処理装置10の備えるローカルクロック制御回路で
あって、クロック発生装置20の発生するクロック制御信
号を入力として、ANDゲート15の入力となる第１のクロ
ック制御信号（図中のSTOP−Ｎ）を生成するとともに、
ディレイ回路16の入力となる第２のクロック制御信号
（図中のSTOP−Ｈ）を生成するものである。この第１及
び第２のクロック制御信号は、従来では、クロック発生
装置20から与えられていたものである。

第３図に、このローカルクロック制御回路40の詳細な
回路構成の一実施例を図示する。次に、この第３図のロ
ーカルクロック制御回路40の回路構成について詳細に説
明する。

図中、41はハーフストップモードレジスタ、42はハー
フシングルサイクルモードレジスタ、43はトグルレジス
タである。このハーフストップモードレジスタ41と、ハ
ーフシングルサイクルモードレジスタ42とは、サービス
プロセッサ200から設定される1/0情報をラッチする。一
方、トグルレジスタ43は、ハーフシングルサイクルモー
ドレジスタ42が“1"をラッチするときに、サービスプロ
セッサ200から設定される1/0情報を初期値としてラッチ
して、入力されてくるクロック制御信号（STOP）がHIレ
ベルになる度毎にそのラッチ値を反転していくよう動作
する。

バッファ44は、ハーフストップモードレジスタ41のラ
ッチデータと、そのラッチデータの反転値を出力し、バ
ッファ45は、ハーフシングルサイクルモードレジスタ42
のラッチデータと、そのラッチデータの反転値を出力
し、バッファ46は、トグルレジスタ43のラッチデータ
と、そのラッチデータの反転値を出力する。

ANDゲート47は、バッファ45の反転値出力と、ラッチ5
4,55を介して入力されてくるクロック制御信号との論理
積を演算して出力し、ANDゲート48は、バッファ44の反
転値出力と、バッファ45の反転値出力と、ラッチ54,55
を介して入力されてくるクロック制御信号との論理積を
演算して出力し、ANDゲート49は、バッファ44の非反転
値出力と、バッファ45の反転値出力と、ラッチ54を介し
て入力されてくるクロック制御信号とを論理積を演算し
て出力し、ANDゲート50は、バッファ45の非反転値出力
と、バッファ46の反転値出力と、ラッチ54,55を介して
入力されてくるクロック制御信号との論理積を演算して
出力し、ANDゲート51は、バッファ45の非反転値出力
と、バッファ46の非反転値出力と、ラッチ54,55を介し
て入力されてくるクロック制御信号との論理積を演算し
て出力する。

ORゲート52は、ANDゲート47の出力値と、ANDゲート50
の出力値との論理和を演算して、その演算結果値を第１
のクロック制御信号（STOP−Ｎ）として出力し、ORゲー
ト53は、ANDゲート48の出力値と、ANDゲート49の出力値
と、ANDゲート51の出力値との論理和を演算して、その
演算結果値を第２のクロック制御信号（STOP−Ｈ）とし
て出力する。

サービスプロセッサ200は、ハーフストップモードレ
ジスタ41のラッチデータを有効なものとするときには、
ハーフシングルサイクルモードレジスタ42に“0"をセッ
トする。このセット処理により、ANDゲート50,51が閉じ
ることになる。このセット処理の後に、サービスプロセ
ッサ200がハーフストップモードレジスタ41に“0"を設
定すると、ANDゲート48が開き、ANDゲート49が閉じる。
このとき、ANDゲート47は、ハーフシングルサイクルモ
ードレジスタ42の“0"に従って開くことになるので、こ
れにより、入力されてくるクロック制御信号（STOP）が
LOW/HIレベルに変化すると、第１のクロック制御信号
（STOP−Ｎ）と、第２のクロック制御信号（STOP−Ｈ）
とが、同時に同レベルに変化することになる。

一方、このセット処理の後に、サービスプロセッサ20
0がハーフストップモードレジスタ41に“1"を設定する
と、ANDゲート48が閉じ、ANDゲート49が開く。これによ
り、入力されてくるクロック制御信号（STOP）がLOW/HI
レベルに変化すると、ラッチ55をバイパスしていること
で、第２のクロック制御信号（STOP−Ｈ）が１サイクル
分前に同レベルに変化し、これに続いて、第１のクロッ
ク制御信号（STOP−Ｎ）が同レベルに変化することにな
る。

サービスプロセッサ200は、ハーフシングルサイクル
モードレジスタ42のラッチデータを有効なものとすると
きには、ハーフシングルサイクルモードレジスタ42に
“1"をセットする。このセット処理により、ANDゲート4
7,48,49が閉じることになる。このセット処理の後に、
サービスプロセッサ200がトグルレジスタ43に初期値と
して“0"を設定すると、ANDゲート50が開き、ANDゲート
51が閉じる。これにより、第１のクロック制御信号（ST
OP−Ｎ）のみが出力されることになる。一方、このセッ
ト処理の後に、サービスプロセッサ200がトグルレジス
タ43に初期値として“1"を設定すると、ANDゲート50が
閉じ、ANDゲート51が開く。これにより、第２のクロッ
ク制御信号（STOP−Ｈ）のみが出力されることになる。
上述したようにトグルレジスタ43は、入力されてくるク
ロック制御信号（STOP）がHIレベルになる度毎にそのラ
ッチ値を反転していくので、ハーフシングルサイクルモ
ードレジスタ42に“1"がセットされている間は、第１の
クロック制御信号（STOP−Ｎ）と、第２のクロック制御
信号（STOP−Ｈ）とが交互に出力されていくことにな
る。

次に、第４図及び第５図に示すタイムチャートに従っ
て、このように構成される本発明の動作処理の一例につ
いて説明する。

第４図のタイムチャートは、クロック発生装置20が、
サービスプロセッサ200の指示に従って、時刻１τ以降
に、クロック制御信号（STOP）をLOWレベルに設定する
ことで、マニュアルモードでもって回路機能11,12を動
作させていくときに、時刻４τにおいて、CLOCK−ＮとC
LOCK−Ｈとの対からなる単発のクロック信号を発生すべ
く制御し、続く時刻７τにおいて、単発のCLOCK−Ｈの
クロック信号を発生すべく制御し、そして、時刻10τ以
降に、クロック制御信号（STOP）をHIレベルに設定する
ことで、マニュアルモードを解除していくときのタイム
チャートである。一方、第５図のタイムチャートは、マ
ニュアルモード時での単発クロック信号の発生制御を時
刻４τのみで行う場合のタイムチャートである。

第４図及び第５図のタイムチャートの時刻１τで、マ
ニュアルモードに設定するときには、サービスプロセッ
サ200は、先ず最初に、ハーフシングルサイクルモード
レジスタ42に“0"をセットすることでハーフストップモ
ードレジスタ41を有効状態にセットし、続いて、ハーフ
ストップモードレジスタ41に“0"をセットしてクロック
制御信号（STOP）をLOWレベルに設定する。この処理に
より、上述の第３図で説明した動作に従って、これらの
タイムチャートの時刻２τにおいて、第１のクロック制
御信号（STOP−Ｎ）と第２のクロック制御信号（STOP−
Ｈ）とが、同時にLOレベルに落ちることになる。そし
て、この動作に応じて、直ちにCLOCK−Ｎの供給が停止
され、一方、ディレイ回路16の遅延動作に従って、これ
にハーフサイクル遅れてCLOCK−Ｈの供給が停止される
ことになる。

第４図及び第５図のタイムチャートの時刻４τで、単
発クロック信号の発生を制御するときには、サービスプ
ロセッサ200は、先ず最初に、ハーフシングルサイクル
モードレジスタ42に“1"をセットすることでハーフシン
グルサイクルモードレジスタ42を有効状態にセットする
とともに、トグルレジスタ43に初期値“0"をセットす
る。続いて、クロック制御信号（STOP）を１τ分HIレベ
ルに設定する。この処理により、上述の第３図で説明し
た動作に従って、これらのタイムチャートの時刻５τに
おいて、第１のクロック制御信号（STOP−Ｎ）のみが１
τ分HIレベルに設定される。そして、この動作に応じ
て、ANDゲート15を介して、CLOCK−ＮとCLOCK−Ｈとの
対からなる単発のクロック信号が発生されることにな
る。この処理が終了するとき、トグルレジスタ43には
“1"がセットされている。

これに続いて、第４図のタイムチャートの時刻７τ
で、もう一方の単発クロック信号の発生を制御するとき
には、サービスプロセッサ200は、クロック制御信号（S
TOP）を１τ分HIレベルに設定する。この処理により、
トグルレジスタ43に“1"がセットされていることに対応
して、上述の第３図で説明した動作に従って、これらの
タイムチャートの時刻８τにおいて、第２のクロック制
御信号（STOP−Ｈ）のみが１τ分HIレベルに設定され
る。そして、この動作に応じて、ANDゲート17を介し
て、ハーフサイクル遅れたCLOCK−Ｈの単発のクロック
信号が発生されることになる。この処理が終了すると
き、トグルレジスタ43には“0"がセットされている。

第４図のタイムチャートの時刻10τで、マニュアルモ
ードを解除するときには、サービスプロセッサ200は、
先ず最初に、ハーフシングルサイクルモードレジスタ42
に“0"をセットすることでハーフシングルサイクルモー
ドレジスタ42を非有効状態にセットし、続いて、クロッ
ク制御信号（STOP）をHIレベルに設定する。このとき、
先の処理に従って、ハーフストップモードレジスタ41に
は“0"が設定されている。この処理により、上述の第３
図で説明したした動作に従って、このタイムチャートの
時刻11τにおいて、第１のクロック制御信号（STOP−
Ｎ）と第２のクロック制御信号（STOP−Ｈ）とが、同時
にHIレベルに立ち上がることになる。そして、この動作
に応じて、直ちにCLOCK−ＮとCLOCK−Ｈの供給が同時に
開始されることになる。

一方、第５図のタイムチャートの時刻10τで、マニュ
アルモードを解除するときには、時刻５τにおいて、対
となるハーフサイクル遅れたCLOCK−Ｈのパルスを発生
させていないので、サービスプロセッサ200は、ハーフ
シングルサイクルモードレジスタ42に“0"をセットする
ことでハーフシングルサイクルモードレジスタ42を非有
効状態にセットするときに、ハーフストップモードレジ
スタ41に“1"を設定してから、クロック制御信号（STO
P）をHIレベルに設定する。この処理により、上述の第
３図で説明した動作に従って、このタイムチャートの時
刻10τにおいて、第２のクロック制御信号（STOP−Ｈ）
が第１のクロック制御信号（STOP−Ｎ）よりも１サイク
ル分前にHIレベルに立ち上がることになる。そして、こ
の動作に応じて、ハーフサイクル分のCLOCK−Ｈの供給
が先に開始され、これに続いて、CLOCK−Ｎの供給が開
始されることになる。

このようにして、ローカルクロック制御回路40の動作
に従って、マニュアルモードでもって処理装置10の備え
る回路機能11,12を駆動できることになる。

〔発明の効果〕

以上説明したように、本発明によれば、クロック信号
を発生するクロック発生装置と、発生されたクロック信
号と周波数の逓倍された逓倍クロック信号とに従って処
理を実行する複数の処理装置とを備えて、処理装置が、
クロック発生装置の発生するクロック制御信号に従っ
て、クロック信号の入力制御と逓倍クロック信号の生成
制御とを実行していく構成を採る情報処理装置におい
て、クロック発生装置と処理装置との間に配線すべきク
ロック制御信号線として、処理装置の台数分の本数を用
意するればよいようになる。そして、この配線本数の削
減により、等長配線の設計負荷を大きく削減できるよう
になるのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図はローカルクロック制御回路の一実施例、 第４図及び第５図は本発明の処理のタイムチャートの一
例、 第６図は従来技術の説明図である。 図中、10は処理装置、20はクロック発生装置、30はクロ
ック分配回路、100は情報処理装置、200はサービスプロ
セッサである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】規定の周波数のクロック信号を発生するク
   ロック発生装置（20）と、該クロック発生装置（20）の
   発生するクロック信号と該クロック信号の周波数を逓倍
   することで得られる逓倍クロック信号とに従って処理を
   実行する複数の処理装置（10）とを備え、該処理装置
   （10）が、該クロック発生装置（20）の発生するクロッ
   ク制御信号に従って、該クロック信号の入力制御と該逓
   倍クロック信号の生成制御とを実行していく構成を採る
   情報処理装置において、 上記クロック発生装置（20）は、１種類のクロック制御
   信号を発生するように構成し、 かつ、上記処理装置（10）は、クロックの使用モードを
   表示する複数のラッチ手段（４）と、該ラッチ手段
   （４）のラッチデータと、送られてくる上記１種類のク
   ロック制御信号とを入力して、上記クロック信号の入力
   を制御する制御信号と、上記逓倍クロック信号の生成を
   制御する制御信号とを生成する論理ゲート（５）とから
   構成されるローカルクロック制御回路（３）を具備する
   ことを、 特徴とする情報処理装置におけるクロック制御方式。