JPH03247118A

JPH03247118A - カウンタ回路

Info

Publication number: JPH03247118A
Application number: JP4609290A
Authority: JP
Inventors: Hisashi Fujiwara; 藤原　久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1991-11-05
Anticipated expiration: 2014-09-06
Also published as: JP2946606B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はカウンタ回路に関し、特にカウンタのオーバー
フロー信号で再びカウント値を設定するリロード型のカ
ウンタ回路に関する。

〔従来の技術〕

一般に、リロード型のカウンタ回路は−、カウント値を
設定するモジュロレジスタと、カウントを行なうカウン
トレジスタを有している。モジュロレジスタに設定され
たカウント値はカウントレジスタにロードされ、カウン
タ回路はこのカウント値をアップカウント（またはダウ
ンカウント）し、例えばオーバーフロー信号（またはア
ンダーフロー信号）が発生すると再びモジュロレジスタ
に設定されたカウント値をカウントレジスタにロードし
てカウントを進める。

第５図はこの秒のカウンタ回路の従来例の回路図、第６
図の動作を説明するためのタイミング図である。

これは４ビツトのカウンタ回路で、それぞれモジュロレ
ジスタの第３ビツト、第２ビツト、第１ビツトを構成し
、データバス１０上のデータを書込み信号２０によりラ
ッチするラッチ４０１゜３０１．２０１．１０１と、第
２相のクロック信号φ２によってデータをラッチするカ
ウントレジスタのマスタラッチ４０４，３０４，２０４
゜１０４と、第１相のクロック信号φ１によってデータ
をラッチするカウントレジスタのスレーブラッチ４０５
，３０５，２０５．１０５と、カウントスタート信号３
０とラッチ１０５の出力を入力とするアンドゲート１０
２．排他的論理和ゲート１０３と、アンドケート１０２
の出りとラッチ２０５の出力を入力とするアンドゲート
２０２゜排他的論理和ゲート２０３と、アンドゲート２
０２の出力とラッチ３０５の出力を入力とするアンドゲ
ート３０２．排他的論理和ゲート３０３と、アンドゲー
ト３０２の出力とラッチ４０５の出力を入力とするアン
ドゲート４０２．排他的論理和ゲート４０３と、第２相
のクロック信号φ２によってアンドゲート４０２の出力
をラッチするラッチ５０４と、ラッチ５０４の出力を反
転するインバータ５０５と、それぞれラッチ４０４と４
０５゜３０４と３０５．２０４と２０５．１０４と１０
５の間にあってインバータ５０５の出力が１”のときオ
ン状態となるトランスファゲート４０６゜３０６．２０
６，１０６と、それぞれラッチ４０１と４０５．３０１
と３０５．２０１と２０５゜１０１と１０５の間にあっ
てラッチ５０４の出力が１″のときオン状態となるトラ
ンスファゲート４０７，３０７，２０７，１０７で構成
されている。

カウントスタート信号３０が“０″のときカウンタ回路
はカウント動作を停止し、カウントスタート信号３０が
“１”のときカウンタ回路はカウント動作を開始する。

また、アンドゲート１０２゜２０２．３０２の出力“１
″はそれぞれ第Ｏビットから第１ビツト、第１ビツトか
ら第２ビツト。

第２ビツトから第３ビツトへのキャリー信号である。

次に、第５図のカウンタ回路の動作を第６図のタイミン
グ図を参照して説明する。

モジュロレジスタ４０１，３０１，２０１゜１０１には
データ書込み信号２０によってデータバス１０よりデー
タ３Ｍ　　（Ｈ”は１６進表示を表わす。この場合デー
タバス１０の第３ビツトの値はｌ　Ｑ　１１、第２ビツ
トも“ｌ　Ｑ　１１、第１ビツトは１”、第Ｏビットも
“１″であり、“００１１　”−〜３Ｈとなる）があら
かじめ書込まれ、それぞれのＱ出力には書込まれたデー
タのビット反転値ＯＨ（４０１のＱ出力は“’１”　　
３０１のＱ出力も“１”、２０１のＱ出力は“０”　１
０１のＱ出力もＯ′′であり、“’１１００”　＝ＣＨ
となる）が現われる。また、カウントスタート信号３０
は常に“１″とする。アンドゲート４０２の出力が“１
”となると、次のクロック信号φ２のタイミングに同期
してラッチ５０４の出力が“１　ｎ１インバータ５０５
の出力が“０”となりトランス７７ゲート４０７，３０
７，２０７，１０７がオン状態、トランスファゲート４
０６，３０６，２０６．１０６がオフ状態となってスレ
ーブラッチ４０５．３０５，２０５．１０５にはモジュ
ロレジスタ４０１，３０１，２０１．１０１のＱ出力Ｃ
Ｈがロードされる。次に、アンドゲート４０２の出力が
０”となると、次のクロック信号φ２の立上りに同期し
てラッチ５０４の出力が“Ｏ”インバータ５０５の出力
が１″となり、トランスファゲート４０７，３０７，２
０７．−１０７がオフ状態、トランスファゲート４０６
，３０６゜２０６．１０６がオン状態となってφ１同期
で動作するスレーブラッチ４０５，３０５，２０５゜１
０５は排他的論理和ゲート４０３，３０３゜２０３．１
０３を介してφ２同期で動作するマスタラッチ４０４，
３０４，２０４．１０４と接続され１クロツク毎にカウ
ントアツプするカウンタ回路を形成する。第３ビツトか
らのキャリー信号はスレーブラッチ４０５，３０５，２
０５．１０５の出力がＦＨまでカウントアツプされたと
きにアンドゲート４０２から出力され、以後この信号に
より再びモジュロレジスタ４０１，３０１゜２０１．１
０１のＱ出力がスレーブラッチ４０５゜３０５．２０５
．１０５にロードされ、前述の動作を繰り返す。ラッチ
５０４の出力は割込信号４０であり、カウンタ回路から
の割込信号となるが、この割込信号４０の発生タイミン
グをみると、４クロツク毎となっており、最初にモジュ
ロレジスタ４０１〜１０１に書込んだ値３Ｈよりも１つ
多いクロックを周期として割込信号４０が発生している
。

第７図は第２の従来例のブロック図、第８図はその動作
を説明するためのタイミング図である。

第５図と同一の機能を有する部分には同一番号を付し、
説明の詳細は省略する。

本実施例が第５図の従来例と異なる点は、アンドゲート
４０２がなくなり、排他的論理和ゲート１０３の出力を
反転するインバータ６０２と、インバータ６０２の出力
と排他的論理和ゲート２０３．３０３．４０３の出力を
入力とし、出力がラッチ５０４のＤ入力に接続されたア
ンドゲート６０１が付加された点である。

本例では、トランスファゲート４０７，３０７゜２０７
．１０７と４０６．３０６，２０６．１０６を切換える
信号（割込信号４０）はアンドゲート６０１により生成
される。アンドゲート６０１は排伯的論理和ゲート４０
３，３０３，２０３゜１０３がＥＨの状態で１゛′を出
力するので、第５図、第６図に示した第１の従来例と異
なり、割込信号４０の周期は最初にモジュロレジスタ４
０１〜１０１に書込んだ（ｉｉ１３Ｈと同じ、すなわち
３クロツクとなる。なお、第１の従来例と比較するとア
ンドゲート６０１およびインバータ６０２が追加された
が、これはカウンタ回路のビット数が増加するほど大規
模なものになる。

〔発明が解決しようとする課題〕

上述した従来のカウンタ回路のうら、第１の従来例（第
５図、第６図）では、モジュロレジスタの値をロードす
る信号としてカウントレジスタのキャリー信号を利用す
るため、カウント回数（すなわち割込信号の周期）がモ
ジュ［ルジスタの書込値よりも１カウント分多くなって
しまう。すなわち０回カウントをさせたい場合モジュロ
レジスタにはｎ−１の値を書込まなければならず、設定
値とカウント値が異なっているためユーザーが使用する
上で誤解を招きやすいという欠点がある。

また、これを解消するために第２の従来例（第７図、第
８図）のようにカウント回数（すなわち割込信号の周期
）をモジュロレジスタの裏込値と同一にすることも可能
ではあるが、この場合モジュ【ルジスタの値をロードす
る信号としてはカウントレジスタのキャリー信号は使え
ないので、ロード信号を生成するための専用ハードウェ
アを必要とし、カウンタ回路をＬＳＩ上に構成したとき
にチップ面積が増大して安価なカウンタ回路を提供でき
なくなるという欠点がある。

本発明の目的は、ロード信号生成のための専用ハードウ
ェアを必要とせずに割込信号の発生周期とモジュロレジ
スタへの設定値が同一になるカウンタ回路を提供するこ
とである。

〔課題を解決するための手段〕

本発明のカウンタ回路は、データの書込み可能な、ビット毎のモジュロレジスタと
、前記モジュロレジスタに設定されたデータのビット反転
データを生成する手段と、第２相のクロック信号に同期してデータをラッチするビ
ット毎のマスタラッチ、および第１相のり０ツク信号に
同期してマスタラッチのデータをラッチする、ビット毎
のスレーブラッチとからなるカウントレジスタと、ビット毎の第１のデータ転送手段および第２のデータ転
送手段と、第１のデータ転送手段がオン状態のとき前記ビット反転
データを＋１インクリメントし、第２のデータ転送手段
がオン状態のときスレーブラッチのラッチデータを＋１
インクリメントし、マスタラッチに出力するとともに、
前記ビット反転データまたはスレーブラッチの出力が１
゛′のとき、かつ下位ビットからキャリー信号が出力さ
れたとき上位ビットにキャリー信号を出ノＪする、ビッ
ト毎のインクリメンタと、最上位ビットのインクリメントからキャリー信号が出力
されると、スレーブラッチのデータラッチタイミングが
第１相のりＯツク信号の立上りであれば、第１相のり０
ツク信号の次の立下りから次の次の立下りの間、スレー
ブラッチのデータラッチタイミングが第１相のり０ツク
信号の立下りであれば、第１相のクロック信号の次の立
上りから次の立上りの間第１のデータ転送手段をオン状
態、第２のデータ転送手段をオフ状態にし、それ以外の
間は第１のデータ転送手段をオフ状態、第２のデータ転
送手段をオン状態にする制御回路とを有している。

〔作用〕

モジュロレジスタの値をカウントレジスタにロードする
際、最上位ビットのキャリー信号を使用してモジュロレ
ジスタのビット反転出力にカウンタ回路内のインクリメ
ンタを介して＋１の操作を行ないカウントレジスタにロ
ードするので、ロード信号生成のための専用ハードウェ
アを必要とせずに割込信号の発生周期とモジュロレジス
タへの設定値を同一とすることかできる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例のカウンタ回路の回路図
、第２図はその動作を説明するタイミング図である。第
５図、第７図中と同符号は同じ機能を有するので、詳し
い説明は省略する。

本実施例が第５図の従来例と異なる点は、トランスファ
ゲート１０６，１０７，２０６，２０７゜３０６．３０
７，４０６，４０７．インバータ５０５、ラッチ５０４
がなくなり、代りに、アンドゲート４０２の出力とり［
１ツク信号φ１によりラッチするラッチ５０１と、ラッ
チ５０１の出力をり［１ツク信号φ１によりラッチする
ラッチ５０２と、ラッチ５０２の出力を反転するインバ
ータ５０３と、モジュロレジスタ４０１の出力と排他的
論理和ゲート４０３．アンドゲート４０２の人力、モジ
−Ｌ［ｌレジスタ３０１の出力と排他的論理和ゲート３
０３．アンドゲート３０２の入力、モジュ【ｌレジスタ
２０１の出力と排他的論理和ゲート２０３．アンドゲー
ト２０２の入力、モジュロレジスタ１０１の出力と排他
的論理和ゲート１０３、アンドゲート１０２の人力の間
にそれぞれあって、ラップ５０２の出力が“１”のとき
オン状態となるトランスファゲート４０９，３０９゜２
０９．１０９と、ランチ４０５の出力と排他的論理和ゲ
ート４０３．アンドゲート４０２の入力。

ラッチ３０５の出力と排他的論理和ゲート３０３゜アン
ドゲート３０２の入力、ラッチ２０５の出力と排他的論
理和ゲート２０３．アンドゲート２０２の入力、ラッチ
１０５の出力と排他的論理和ゲート１０３．アンドゲー
ト１０２の入力の間にそれぞれあって、インバータ５０
３の出力が“１”のとぎオン状態となるトランスファゲ
ート４０８゜３０８．２０８．１０８が設けられている
点である。

次に、第１図のカウンタ回路の動作を第２図のタイミン
グ図を看照して説明する。

モジュロレジスタ４０１，３０１，２０１゜１０１には
書込信号２０によってデータバス１０より３Ｈがあらか
じめ書込まれ、それぞれのＱ出力には書込まれたデータ
のビット反転値ＣＨが現われる。カウントスタート信号
３０が“０”であればカウント動作は停止し、カウント
レジスタのマスタラッチ４０４，３０４，２０４．１０
４とスレーブラッチ４０５，３０５，２０５．１０５は
現在の値を保持する。ここではカウントスタート信号３
０は常に１１１１、すなわちカウンタ動作状態が設定さ
れたものとする。カウンタ動作中にアンドゲート４０２
の出力（最上位ビットからのキャリー信号）がクロック
信号φ１の立上りに同期して゛１パとなると、ラッチ５
０１の出力が１１１１１となり、同じクロック信号φ１
の立下りに同期してラッチ５０２の出力が“１″、イン
バータ５０３の出力が“０パとなり、トランスファゲー
ト４０９，３０９，２０９．１０９がオン状態、トラン
ス７７ゲート４０８，３０８，２０８゜１０８がオフ状
態となってモジュロレジスタ４０ＣＨが排他的論理和ゲ
（−ト４０３．３０３，２０３．１０３およびアンドゲ
ート４０２．３０２゜２０２．１０２に入力する。この
とぎこれらの排他的論理和ゲート４０３〜１０３および
アンドゲート４０２〜１０２はカウントスタート信号３
０が“１”であるためインクリメンタとして動作し、モ
ジュ［ルジスタ４０１，３０１，２０１．１０１のＱ出
力のデータは＋１されて次のクロック信号φ２の立上り
に同期してカウントレジスタのマスタラッチ４０４，３
０４，２０４．１０４にロードされる。次のクロック信
号φ１の立上りに同期してアンドゲート４０２の出力が
“Ｏ″となると、ラッチ５０１の出力が０”となり、同
じクロック信号φ１の立下りに同期してラッチ５０２の
出力はＩ　Ｑ　ＩＴ、インバータ５０３の出力は１′。

となってトランスファゲート４０９，３０９゜２０９．
１０９がオフ状態、トランスファゲート４０８．３０８
，２０８．１０８がオン状態となってクロック信号φ１
同期で動作するスレーブラッチ４０５，３０５，２０５
．１０５は排他的論理和ゲート４０３，３０３，２０３
．１０３を介してφ２同期で動作するマスタラッチ４０
４゜３０４．２０４．１０４と接続され、１クロツク毎
にカウントアツプするカウンタ回路を形成する。

最上位ビットでスレーブラッチ４０５，３０５゜２０５
．１０５の出力がＦＨまでカウントアツプされたときに
アンドゲート４０２からキャリー信号が出力され、以後
この信号により再びモジュロレジスタ４０１，３０１，
２０１，１０１のＱ出力が＋１されてマスタラッチ４０
４，３０４゜２０４．１０４にロードされ、前述の動作
を繰り返す。ラッチ５０２の出力は割込信号４０であり
、カウンタ回路からの割込信号となるが、この割込信号
の発生タイミングをみると、３クロツク毎となって最初
にモジュロレジスタに書込んだ値３Ｈと一致する。

なお、第１図ではタイミング調整用のラッチが５０１．
５０２の２段構成になっており、従来例の第７図では同
様の部分がラッチ５０４の１段構成であるのと比較する
と、この部分に関しては従来例よりハードウェア量が増
加した形になるが、従来例の第７図のロード信号生成の
ためのアンドゲート６０１．インバータ６０２は、本実
施例（第１図）においては不要である。さらに、カウン
タ回路のピット数を増やした場合、従来例（第７図）で
はアンドゲート６０１の入力数も増加しく例えば８ビツ
トでは８人力、１６ビツトでは１６人力となる）、この
部分のハードウェア量は飛躍的に増大することになるが
、本実施例によれば、ビット数増加に対してもロード信
号生成のためのハードウェア量の増加を伴わないカウン
タ回路を提供することが可能となる。

第３図は本発明の第２の実施例のカウンタ回路のブロッ
ク図、第４図はその動作を示すタイミング図である。

本実施例は、第１の実施例のカウンタ回路をマイクロコ
ンピュータに内蔵したもので、カウンタ回路１、ＣＰＵ
（中央処理装置）２、分周回路３、データパスコ０およ
び外部端子４で構成される。

また、ＣＰＵ２、分周回路３にはカウンタ回路１から割
込信号４０が入力し、カウンタ回路１にはＣＰｔＪ２か
らカウンタ１内のモジュロレジスタ４０１．３０１，２
０１．１０１へのデータ書込信号２０およびカウントス
タート信号３０が入力する。

次に、第３図の動作を第４図のタイミング図を参照して
説明する。まず、カウントスタート信号３０は常に“１
″であると仮定する。ＣＰＵ２はデータパスコ０にデー
タ３Ｈを出力し、ざらにデータ書込信号２０を出力する
。カウンタ回路１はデータ書込信号２０によって内部の
モジュロレジスタ４０１，３０１，２０１．１０１にデ
ータパスコ０上のデータ３Ｈ＠１込む。以後、前述のよ
うに割込信号４０が発生するとモジ１ロレジスタ４０１
．３０１，２０１．１０１（７）Ｑ出力ｃＨに＋１され
た（ｉｉＤｈがカウントレジスタのマスタラッチ４０４
，３０４，２０４．１０４に０−ドされ、カウントレジ
スタはアップカウントを開始する。割込信号４０はＣＰ
ＬＪ２に対する割込信号となり、ＣＰＵ２はこれを受け
て次のデータ５Ｈを上２１口し／ジスタ４０１，３０１
，２０１，１０１に書込む。この後、前回のデータ３Ｈ
（ビット反転＋１）のデータのカウントアツプによりオ
ーバーフローが発生した時点で再び割込信号４ｏが発生
し、モジュロレジスタ４０１，３０１．２０１．１０１
に書込まれたデータ５Ｈのビット反転値△Ｈに＋１され
た値８Ｈがカウントレジスタのマスタラッチ４０４，３
０４，２０４．１０４にロードされ、アップカウントを
開始する。割込信号４０を受けたＣＰＵ２は更に次のデ
ータ４Ｈをモジュ［ルジスタ４０１，３０１，２０１．
１０１に書込み、同様の動作を行なう。割込信号４０は
ＣＰＵ２のみならず分周回路３にも入力され、分周回路
３は割込信号４０の立下りに同期して外部端子４のレベ
ルを交互に反転させる。すなわち、カウンタ回路１と分
周回路３はＰＷＭ　（パルス幅変調＞ａ能を有し、外部
端子４に現われた波形のハイレベル期間、ロウレベル期
間はデータパスコ０を介してモジュロレジスタ４０１，
３０１゜２０１．１０１に書込まれた値とそのクロック
数で一致する（設定（ｉＤ３ｎに対して３クロツク、５
Ｈに対して５クロツク、４Ｈに対して４クロツクとなる
）。

なお、データ転送手段であるトランスファゲート４０９
，４０８，３０９，３０８，２０９゜２０８．１０９．
１０８の代りにクロックドインバータを用いることもで
きる。

〔発明の効果〕

以上説明したように本発明は、モジュロレジスタのビッ
ト反転出力にカウント回路内のインクリメンタを介して
＋１の操作を行ないカウントレジスタに入力し、カウン
トレジスタのキャリー信号を利用してモジュロレジスタ
からカウントレジスタへのロード信号を生成することに
より、ロード信号生成のための専用ハードウェアを必要
とせずに割込信号の発生周期（クロック数）をモジュロ
レジスタへの設定値と同一とすることが可能であるので
、本発明のカウンタ回路をマイクロコンピュータＬＳＩ
に内蔵した場合、ユーザにと９では割込信号の発生周期
（クロック数）と同じ値をモジュロレジスタに設定する
ことができ、プログラム作成上、ミスを招ぎにくいとい
う効果があり、さらにこの機能を実現してもハードウェ
ア量がほとんど増加せず、１８１上にカウンタ回路が占
有する面積が増大することはないのでメーカーにとって
は安価なＬＳＩチップを提供できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のカウンタ回路の回路図
、第２図は第１図を説明するためのタイミング図、第３
図は本発明の第２の実施例のカウンタ回路の構成図、第
４図は第３図を説明するためのタイミング図、第５図は
第１の従来例の回路図、第６図は第５図の従来例を説明
するためのタイミング図、第７図は第２の従来例の構成
図、第８図は第７図の従来例を説明するためのタイミン
グ図である。１・・・カウンタ回路、　　　２・・・ｃｐｕ。３・・・分周回路、　　　　４・・・外部端子、１０・
・・データバス、　　２０・・・データ書込信号、３０
・・・カウントスタート信号、４０・・・割込信号、４０１．３０１，２０１．１０１・・・モジュロレジス
タ、４０２．３０２，２０２．１０２・・・アンドゲート、４０３，３０３，２０３，１０３・・・排他的論理和ゲ
ート、４０４．３０４，２０４．１０４・・・カウントレジス
タのマスタラッチ、４０５．３０５，２０５．１０５・・・カウントレジス
タのスレーブラッチ、４０９．４０８，３０９，３０８，２０９゜２０８．１
０９．１０８・・・トランスファゲート、５０１．５０２・・・ラッチ、５０３・・・インバータ。

Claims

【特許請求の範囲】１、データの書込み可能な、ビット毎のモジュロレジス
タと、前記モジュロレジスタに設定されたデータのビット反転
データを生成する手段と、第２相のクロック信号に同期してデータをラッチするビ
ット毎のマスタラッチ、および第１相のクロック信号に
同期してマスタラッチのデータをラッチする、ビット毎
のスレーブラッチとからなるカウントレジスタと、ビット毎の第１のデータ転送手段および第２のデータ転
送手段と、第１のデータ転送手段がオン状態のとき前記ビット反転
データを＋１インクリメントし、第２のデータ転送手段
がオン状態のときスレーブラッチのラッチデータを＋１
インクリメントし、マスタラッチに出力するとともに、
前記ビット反転データまたはスレーブラッチの出力が“
１”のときかつ下位ビットからキャリー信号が出力され
たとき上位ビットにキャリー信号を出力する、ビット毎
のインクリメンタと、最上位ビットのインクリメンタからキャリー信号が出力
されると、スレーブラッチのデータラッチタイミングが
第１相のクロック信号の立上りであれば、第１相のクロ
ック信号の次の立下がりから次の次の立下がりの間、ス
レーブラッチのデータラッチタイミングが第１相のクロ
ック信号の立下りであれば、第１相のクロック信号の次
の立上りから次の次の立上りの間第１のデータ転送手段
をオン状態、第２のデータ転送手段をオフ状態にし、そ
れ以外の間は第１のデータ転送手段をオフ状態、第２の
データ転送手段をオン状態にする制御回路とを有するカ
ウンタ回路。