JPH04172018A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH04172018A JPH04172018A JP30011390A JP30011390A JPH04172018A JP H04172018 A JPH04172018 A JP H04172018A JP 30011390 A JP30011390 A JP 30011390A JP 30011390 A JP30011390 A JP 30011390A JP H04172018 A JPH04172018 A JP H04172018A
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- JP
- Japan
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- circuit
- clock
- latch
- signal
- output
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はカウンタ回路に関し、特に２相クロック及び前
記２相クロックの周期の幅をもつカウントパルスにより
カウント動作をおこなうカウンタ回路に関する。
記２相クロックの周期の幅をもつカウントパルスにより
カウント動作をおこなうカウンタ回路に関する。
従来の４ビツトのカウンタ回路を、第３図に示す。
第３図の４ビツトカウンタ回路は、ラッチ回路ｌと、ク
ロックＣＬＫＩのｒＨｉｇｈＪの期間で電源にチャージ
され、カウントパルスＣＮＴ Ｐ 、！：ラッチ回路１
の出力１ａ、ｌｂ、ｌｃ、ｌｄを入力とするＰ、Ｎチャ
ネル型電界効果トランジスタＱＰＩ−ＱＰ５：ＱＮＯ〜
ＱＮＳからなるダイナミックＮＡＮＤの論理で構成され
るキャリー発生回路５と、ラッチ回路１の出力１ａ、ｌ
ｂ、ｌｃ、ｌｄとキャリー発生回路５のキャリー出力５
ａ、５ｂ。
ロックＣＬＫＩのｒＨｉｇｈＪの期間で電源にチャージ
され、カウントパルスＣＮＴ Ｐ 、！：ラッチ回路１
の出力１ａ、ｌｂ、ｌｃ、ｌｄを入力とするＰ、Ｎチャ
ネル型電界効果トランジスタＱＰＩ−ＱＰ５：ＱＮＯ〜
ＱＮＳからなるダイナミックＮＡＮＤの論理で構成され
るキャリー発生回路５と、ラッチ回路１の出力１ａ、ｌ
ｂ、ｌｃ、ｌｄとキャリー発生回路５のキャリー出力５
ａ、５ｂ。
５ｃ、５ｄとを入力とし、ラッチ回路ｌに格納された値
をカウントアツプする排他的ＮＡＮＤゲートからなる論
理演算回路２と、その論理演算回路２の出力２ａ、２ｂ
、２ｃ、２ｄをりｏ−、りＣＬＫ２で格納するラッチ回
路３と、選択回路４とで構成されている。この選択回路
４には、論理演算回路２の出力と、データバス１０から
のデータ１０ａ、１０ｂ、１０ｃ、１０ｄとが入力され
る。
をカウントアツプする排他的ＮＡＮＤゲートからなる論
理演算回路２と、その論理演算回路２の出力２ａ、２ｂ
、２ｃ、２ｄをりｏ−、りＣＬＫ２で格納するラッチ回
路３と、選択回路４とで構成されている。この選択回路
４には、論理演算回路２の出力と、データバス１０から
のデータ１０ａ、１０ｂ、１０ｃ、１０ｄとが入力され
る。
第３図に示す４ビツトカウンタ回路の動作時のタイミン
グ図を、第４図に示す。
グ図を、第４図に示す。
第４図において、初期値Ｎをカウンタ内のラッチｌにセ
ットした後に、クロックＣＬＫＩ、ＣＬＫ２の１回目の
周期で外部からのカウント要求ｔこ対しカウントアツプ
するか否かを検出し、２回目の周期でそれに基づいた信
号を発生させるという処理を繰り返すカウントパルスＣ
ＮＴＰにより、カウントアツプする動作を示す。
ットした後に、クロックＣＬＫＩ、ＣＬＫ２の１回目の
周期で外部からのカウント要求ｔこ対しカウントアツプ
するか否かを検出し、２回目の周期でそれに基づいた信
号を発生させるという処理を繰り返すカウントパルスＣ
ＮＴＰにより、カウントアツプする動作を示す。
このタイミング図をもとに、第３図のカウンタ回路の動
作を説明する。
作を説明する。
■に示すタイミングでプリセット信号ＰＲ８がｒＨｉｇ
ｈＪ レベルになることにより、データ選択回路４がデ
ータ・バス１０上のデータ１０ａ。
ｈＪ レベルになることにより、データ選択回路４がデ
ータ・バス１０上のデータ１０ａ。
１０ｂ、１０ｃ、１０ｄ （Ｎ）を選択し、ＣＬＫｌが
ｒＨｉｇｈｊ レベルの期間にラッチ回路ｌにデータ値
（Ｎ）を格納する。
ｒＨｉｇｈｊ レベルの期間にラッチ回路ｌにデータ値
（Ｎ）を格納する。
次に■に示すタイミングでカウントアツプパルスＣＮＴ
ＰをｒＨｉｇｈｊ レベルにすると、キャリー発生回路
５の最下位キャｕ−５ａがｒＬｏｗｊレベルになり、論
理演算回路２て入力されているラッチ回路１の出力デー
タＮをカウントア、ツブする。そのカウントアツプされ
たデータは、クロックＣＬＫ２によってラッチ回路３に
格納される。
ＰをｒＨｉｇｈｊ レベルにすると、キャリー発生回路
５の最下位キャｕ−５ａがｒＬｏｗｊレベルになり、論
理演算回路２て入力されているラッチ回路１の出力デー
タＮをカウントア、ツブする。そのカウントアツプされ
たデータは、クロックＣＬＫ２によってラッチ回路３に
格納される。
次に■に示すタイミングで、ラッチ回路３のデータ（Ｎ
＋１）がクロックＣＬＫＩによってラッチ回路１に格納
される。またこの時、カウントアツプパルスＣＮＴＰが
ｒＬｏｗＪ レベルになっているため、キャリー発生回
路５の最下位キヤ！ｊ−５ａがｒＨｉｇｈＪ レベルに
なり、論理演算回路２では入力されているラッチ回路１
の出力データ（Ｎ＋１）を保持する。そして、その保持
されたデータはクロックＣＬＫ２によって、ラッチ回路
３に格納さｈる。
＋１）がクロックＣＬＫＩによってラッチ回路１に格納
される。またこの時、カウントアツプパルスＣＮＴＰが
ｒＬｏｗＪ レベルになっているため、キャリー発生回
路５の最下位キヤ！ｊ−５ａがｒＨｉｇｈＪ レベルに
なり、論理演算回路２では入力されているラッチ回路１
の出力データ（Ｎ＋１）を保持する。そして、その保持
されたデータはクロックＣＬＫ２によって、ラッチ回路
３に格納さｈる。
以上説明したように、第３図に示す従来のカウンタ回路
は、カウントアツプパルスＣＮＴＰをｒＨｉｇｈＪ レ
ベルにすることにより、ラッチ回路ｌに格納されたデー
タを〔プラス１〕し、ｒＬｏｗＪレベルにすることによ
り、ラッチ回路１に格納されたデータを保持する動作を
おこなう。
は、カウントアツプパルスＣＮＴＰをｒＨｉｇｈＪ レ
ベルにすることにより、ラッチ回路ｌに格納されたデー
タを〔プラス１〕し、ｒＬｏｗＪレベルにすることによ
り、ラッチ回路１に格納されたデータを保持する動作を
おこなう。
前述した従来のカウンタ回路は、キャリー発生回路５の
プリチャージトランジスタＱ、、、Ｑ、２゜ＱＰ３１
ＱＰ４１ Ｑｐ！の入力信号がクロックＣＬＫＩとなっ
ているので、ＣＩ、ＫｌがｒＨｉ ｇ ｈＪの期間がプ
リチャージのタイミングとして費やされる。
プリチャージトランジスタＱ、、、Ｑ、２゜ＱＰ３１
ＱＰ４１ Ｑｐ！の入力信号がクロックＣＬＫＩとなっ
ているので、ＣＩ、ＫｌがｒＨｉ ｇ ｈＪの期間がプ
リチャージのタイミングとして費やされる。
従って、カウントアツプの動作は、クロックＣＬＫｌが
ｒ Ｌ ｏ ｗＪになってから有効となる。
ｒ Ｌ ｏ ｗＪになってから有効となる。
従って、カウンタ回路を動作させる時、カウンターのキ
ャリー発生回路５の遅延時間及び論理演算回路の遅延時
間がＣＬＫｌの立下がりからＣＬＫ２の立下がりの幅以
上になると、カウンタ回路が動作しないため、高速のク
ロックつまりクロック周期の短かいクロックで動作させ
るのに適していないという欠点を有する。
ャリー発生回路５の遅延時間及び論理演算回路の遅延時
間がＣＬＫｌの立下がりからＣＬＫ２の立下がりの幅以
上になると、カウンタ回路が動作しないため、高速のク
ロックつまりクロック周期の短かいクロックで動作させ
るのに適していないという欠点を有する。
本発明の目的は、前記欠点を解決し、高速のクロックで
も安定に動作させるようにしたカウンタ回路を提供する
ことにある。
も安定に動作させるようにしたカウンタ回路を提供する
ことにある。
本発明の構成は、第１のクロックと第２のクロックとに
よる２相クロックで動作するカウンタ回路において、プ
リセット可能で、カウントする値を前記第１のクロック
で格納する第１のラッチ回路と、カウント信号と前記ラ
ッチ出力がプリチャージ回路を有するダイナミックＮＡ
ＮＤ回路の入力となるキャリー発生回路と、前記キャリ
ー発生回路の出力と前記第１のラッチ回路の圧力とを入
力とする論理演算回路と、前記論理演算回路の出力を前
記第２のクロックで格納する第２のラッチ回路とを備え
、前記カウント信号を前記キャリー発生回路のプリチャ
ージ回路の入力信号として入力していることを特徴とす
る。
よる２相クロックで動作するカウンタ回路において、プ
リセット可能で、カウントする値を前記第１のクロック
で格納する第１のラッチ回路と、カウント信号と前記ラ
ッチ出力がプリチャージ回路を有するダイナミックＮＡ
ＮＤ回路の入力となるキャリー発生回路と、前記キャリ
ー発生回路の出力と前記第１のラッチ回路の圧力とを入
力とする論理演算回路と、前記論理演算回路の出力を前
記第２のクロックで格納する第２のラッチ回路とを備え
、前記カウント信号を前記キャリー発生回路のプリチャ
ージ回路の入力信号として入力していることを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のカウンタ回路を示す回路図
である。
である。
第１図において、本実施例のカウンタ回路は、カウント
値を格納するためのラッチ回路ｌ及びラッチ回路３と、
ラッチ回路ｌにデータ・バスｌＯからカウンタの初期デ
ータを入力するカレントのカウント値を入力するかをプ
リセット信号ＰＲ８によって選択する選択回路４と、カ
ウントパルスＣＮＴＰとラッチ回路１の出力とをダイナ
ミックＮＡＮＤの論理で構成されるキャリー発生回路５
と、キャリー発生回路５の圧力とラッチ回路ｌの出力の
論理演算とを行なう論理演算回路２とを含み、構成され
る。
値を格納するためのラッチ回路ｌ及びラッチ回路３と、
ラッチ回路ｌにデータ・バスｌＯからカウンタの初期デ
ータを入力するカレントのカウント値を入力するかをプ
リセット信号ＰＲ８によって選択する選択回路４と、カ
ウントパルスＣＮＴＰとラッチ回路１の出力とをダイナ
ミックＮＡＮＤの論理で構成されるキャリー発生回路５
と、キャリー発生回路５の圧力とラッチ回路ｌの出力の
論理演算とを行なう論理演算回路２とを含み、構成され
る。
ここで、キャリー発生回路５は、Ｎ型ＭＯ８）ランジス
タＱＮＩ ｒ ＱＮ２ ｒ ＱＮ３ ｒ ＱＮａ ｒ
ＱＮｓ ｒ及びＰ型ＭＯ８）ランジスタＱＰＩ、 Ｑｐ
□、 ＱＰｌ、 ＱＰ４゜ＱＰ５とで構成され、トラン
ジスタＱＮＩからＱＮＳ及びＱＰ５を電源−ＧＮＤ間に
縦続接続し、トランジスタＱＰＩからＱＰ４を縦続接続
されたトランジスタＱＮＩ〜ＱＮ５の各節点ＮＤＩ、Ｎ
Ｄ２．ＮＤ３゜ＮＤ４と電源の間にひとつづつ接続し、
ダイナミックＮＡＮＤの論理回路を実現している。
タＱＮＩ ｒ ＱＮ２ ｒ ＱＮ３ ｒ ＱＮａ ｒ
ＱＮｓ ｒ及びＰ型ＭＯ８）ランジスタＱＰＩ、 Ｑｐ
□、 ＱＰｌ、 ＱＰ４゜ＱＰ５とで構成され、トラン
ジスタＱＮＩからＱＮＳ及びＱＰ５を電源−ＧＮＤ間に
縦続接続し、トランジスタＱＰＩからＱＰ４を縦続接続
されたトランジスタＱＮＩ〜ＱＮ５の各節点ＮＤＩ、Ｎ
Ｄ２．ＮＤ３゜ＮＤ４と電源の間にひとつづつ接続し、
ダイナミックＮＡＮＤの論理回路を実現している。
また、このキャリー発生回路５は、プリチャージ・トラ
ンジスタＱ Ｆｉｌ ＱＰ２１ ＱＰｌ１ ＱＰ４１
Ｑｐｓのゲートにカウント・パルスＣＮＴＰが接続され
ており、カウントパルスがｒＬｏｗＪの期間がプリチャ
ージタイミング、カウントパルスがｒＨｉ ｇ ｈＪの
期間にキャリーの伝達処理を行なう。
ンジスタＱ Ｆｉｌ ＱＰ２１ ＱＰｌ１ ＱＰ４１
Ｑｐｓのゲートにカウント・パルスＣＮＴＰが接続され
ており、カウントパルスがｒＬｏｗＪの期間がプリチャ
ージタイミング、カウントパルスがｒＨｉ ｇ ｈＪの
期間にキャリーの伝達処理を行なう。
第２図に、本実施例のカウンタ回路のタイミング図を示
し、その動作を説明する。
し、その動作を説明する。
まず■に示すタイミングで、プリセット信号ＰＲ８がｒ
ＨｉｇｈＪ レベルになると、選択回路４によりデータ
バス上のデータ１０ａ、１０ｂ、１０ｃ、１０ｄが選択
され、ＣＬＫＩがｒＨｉｇｈＪの期間にラッチ回路１に
格納される。
ＨｉｇｈＪ レベルになると、選択回路４によりデータ
バス上のデータ１０ａ、１０ｂ、１０ｃ、１０ｄが選択
され、ＣＬＫＩがｒＨｉｇｈＪの期間にラッチ回路１に
格納される。
次に■以降、前述した従来のカウンタと同じ動作を行な
う。
う。
尚、ラッチ回路１，３の各々の具体例は、第５図に示す
ように、３個のインバータ２０，２１゜２２と、２個の
ＭＯＳトランジスタ２３．２４とからなる。
ように、３個のインバータ２０，２１゜２２と、２個の
ＭＯＳトランジスタ２３．２４とからなる。
以上説明したように、本発明は、キャリー発生回路のプ
リチャージ信号にクロック（ＣＬＫ １ ）に同期した
カウントパルス信号を入力することにより、カウントパ
ルス信号がｒＨｉ ｇ ｈＪになると同時にキャリー信
号が有効になり、論理演算回路に入力されカウント動作
を行なうことができ、従って従来カウント動作がクロッ
ク（ＣＬＫＩ）の立下がりから（ＣＬＫ２）の立下がり
までの期間に行なう必要があったのに比べ、クロック（
ＣＬＫＩ）の立上がりから（ＣＬＫ２）の立下がりまで
の期間に行なわなければよいことになり、つまり従来の
ものよりもクロック（ＣＬＫＩ）の幅だけ演算期間を長
くとることができ、従ってクロック周期の短いクロック
（高速クロック）で動作させることができるという効果
がある。
リチャージ信号にクロック（ＣＬＫ １ ）に同期した
カウントパルス信号を入力することにより、カウントパ
ルス信号がｒＨｉ ｇ ｈＪになると同時にキャリー信
号が有効になり、論理演算回路に入力されカウント動作
を行なうことができ、従って従来カウント動作がクロッ
ク（ＣＬＫＩ）の立下がりから（ＣＬＫ２）の立下がり
までの期間に行なう必要があったのに比べ、クロック（
ＣＬＫＩ）の立上がりから（ＣＬＫ２）の立下がりまで
の期間に行なわなければよいことになり、つまり従来の
ものよりもクロック（ＣＬＫＩ）の幅だけ演算期間を長
くとることができ、従ってクロック周期の短いクロック
（高速クロック）で動作させることができるという効果
がある。
第１図は本発明の一実施例のカウンタ回路を示す回路図
、第２図は第２図のカウンタ回路の動作タイミング図、
第３図は従来のカウンタ回路を示す回路図、第４図は従
来のカウンタ回路の動作タイミング図、第５図は第１図
のカウンタ回路に使用されるラッチ回路の一例を示す回
路図である。 １・・・・・・初期値データ又はカウント値を格納する
ラッチ回路、２・・・・・・ラッチ回路の出力及びキャ
リー回路のキャリー出力を入力とする論理演算回路、３
・・・・・・カレントのカウント値を格納するラッチ回
路、４・・・・・・初期値データかカレントのカウント
値かを選択する選択回路、５・・・・・・ダイナミック
キャリー発生回路、１０・・・・・・データ・バス、１
０ａ、 １０ ｂ、 １０ ｃ、 １０ ｄ”−・デー
タ・バス上のカウンタ初期入力データ、ｌａ、ｌｂ、ｌ
ｃ。 １ｄ・・・・・・ラッチ回路の出力データ（カウンタ出
力）、２ａ、２ｂ、２ｃ、２ｄ・・・・・・論理演算回
路出力データ（カレントカウントデータ）、３ａ、３ｂ
＊ ３ｃ、３ｄ・・・・・・ラッチ回路の出力データ
、５ａ、５ｂ、５ｃ、５ｄ・・・・・・キャリー発生回
路の圧力、ＣＮＴＰ・・・・・・カウントパルス、ＣＬ
ＫＩ、ＣＬＫ２・・・・・・２相クロック、ＰＲ８・・
・・・・カウンタの初期化入力信号、ＮＤｌ、ＮＤ２．
ＮＤ３．ＮＤ４・・・・・・トランジスタ間の接点、Ｃ
ＬＫｉ・・・・・・ラッチ回路の入力クロック、Ｉｎ・
・・・・・ラッチ回路の入力データ、Ｏｎ・・・・・・
ラッチ回路の出力データ。 代理人 弁理士 内 原 晋
、第２図は第２図のカウンタ回路の動作タイミング図、
第３図は従来のカウンタ回路を示す回路図、第４図は従
来のカウンタ回路の動作タイミング図、第５図は第１図
のカウンタ回路に使用されるラッチ回路の一例を示す回
路図である。 １・・・・・・初期値データ又はカウント値を格納する
ラッチ回路、２・・・・・・ラッチ回路の出力及びキャ
リー回路のキャリー出力を入力とする論理演算回路、３
・・・・・・カレントのカウント値を格納するラッチ回
路、４・・・・・・初期値データかカレントのカウント
値かを選択する選択回路、５・・・・・・ダイナミック
キャリー発生回路、１０・・・・・・データ・バス、１
０ａ、 １０ ｂ、 １０ ｃ、 １０ ｄ”−・デー
タ・バス上のカウンタ初期入力データ、ｌａ、ｌｂ、ｌ
ｃ。 １ｄ・・・・・・ラッチ回路の出力データ（カウンタ出
力）、２ａ、２ｂ、２ｃ、２ｄ・・・・・・論理演算回
路出力データ（カレントカウントデータ）、３ａ、３ｂ
＊ ３ｃ、３ｄ・・・・・・ラッチ回路の出力データ
、５ａ、５ｂ、５ｃ、５ｄ・・・・・・キャリー発生回
路の圧力、ＣＮＴＰ・・・・・・カウントパルス、ＣＬ
ＫＩ、ＣＬＫ２・・・・・・２相クロック、ＰＲ８・・
・・・・カウンタの初期化入力信号、ＮＤｌ、ＮＤ２．
ＮＤ３．ＮＤ４・・・・・・トランジスタ間の接点、Ｃ
ＬＫｉ・・・・・・ラッチ回路の入力クロック、Ｉｎ・
・・・・・ラッチ回路の入力データ、Ｏｎ・・・・・・
ラッチ回路の出力データ。 代理人 弁理士 内 原 晋
Claims (1)
- 第１のクロックと第２のクロックとによる２相クロック
で動作するカウンタ回路において、プリセット可能で、
カウントする値を前記第１のクロックで格納する第１の
ラッチ回路と、カウント信号と前記ラッチ出力がプリチ
ャージ回路を有するダイナミックＮＡＮＤ回路の入力と
なるキャリー発生回路と、前記キャリー発生回路の出力
と前記第１のラッチ回路の出力とを入力とする論理演算
回路と、前記論理演算回路の出力を前記第２のクロック
で格納する第２のラッチ回路とを備え、前記カウント信
号を前記キャリー発生回路のプリチャージ回路の入力信
号として入力していることを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30011390A JPH04172018A (ja) | 1990-11-06 | 1990-11-06 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30011390A JPH04172018A (ja) | 1990-11-06 | 1990-11-06 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172018A true JPH04172018A (ja) | 1992-06-19 |
Family
ID=17880880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30011390A Pending JPH04172018A (ja) | 1990-11-06 | 1990-11-06 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247118A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | カウンタ回路 |
-
1990
- 1990-11-06 JP JP30011390A patent/JPH04172018A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247118A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | カウンタ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
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