JPH0457113A - 単発クロック制御方式およびクロック制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要〕 旧算機システムにおりる単発クロックを発生するための
制御方式およびクロック制御装置に関し単発りＤ　ツク
制御の簡易化を図りハート回路量を削減することを目的
とし。

クロンク停止、クロンク開始およびクロンク単発のクロ
ック制御を行うりじ１ンク制御装置において クロック停止制御を行うりｒ：ｚツク停止プロセスと、
クロック開始制御を行うりし１ンク開始プロセスとを設
け、 クロック停止制御は、上記クロック停止プし１セスと、
クロック開始プロセスとを組め合わせて行うように構成
した。

〔産業上の利用分野〕

本発明は、計算機システムにおけるクロ・ンク制御装置
に関するものであり、特に単発クロックを発生するため
の制御方式およびりし１ツク制御装置に関する。

〔発明の背景〕

クロックの制御は、システムの試験時やシステム内での
エラー発生時にクロック停止を行う停止制御と１　クロ
ック停止状態から通常の連続クロック供給状態へ移すだ
めの開始制御、そしてシステム試験時（クロック停止状
態時）に、■サイクルのクロックを供給する制御を行う
単発クロック制御の３つの制御からなる。

とごろでシステム内の各装置で必要とするクロックは周
期等が異なっていて何種類ものクロックか生成されてい
るため、各クロックの種類ごとに前記３つの制御を行わ
なくてはならない。

本発明は前記３つの制御のうちの単発クロック制御の方
式に関する。単発クロック制御は、試験時のデハソク手
段として周期が小さい連続クロック時には６育認するご
とができなかったシステム内の状態の変化を容易に知る
ことができるので、必要不可欠なものである。

しかし最近のシステムでは構成か複雑多様化してきて、
必要とされるクロックも複雑なサイクルとなり、かつシ
ステムクロック周′Ｍ（基本クロックの周期）に応して
、サイクルを変更する制御等も必要となっている。これ
はシステムクロック周期が変わると１周期やサイクルの
異なるクロック間で同期をとるために必要なものである
。従ってψ発りロック制御も、それに応じて各種クロッ
クを同タイミンクに１サイクル間オンにする必要がある
ため、複雑で大規模なものとなってしまう。

このためクロックの制御全体として規模を小さくするこ
とが必要とされている。

〔従来の技術〕

一般にシステ１８のクロック制御方式では、停止・開始
・単発の３つの制御でクロックの制御を行っていた。ク
ロックを停止させるのは、各クロック対応にクロックを
無効とする信号を生成し、各装置でクロックとＡＮＤ条
件をとって使用することで実現している。従来のシステ
ムでは生成されるクロックが単純なサイクルをもつもの
でありかつシステムクロック周期の変更時にもサイクル
を変更する必要がなかったので、単発クロック制御も単
発送出信号とクロックカウンタの出力のみの単純な組合
わせ回路によって構成した専用回路を用いて行われてい
た。

第８図に１本発明か適用対象とする計ｑ機システムの１
例を示す。

第８図において、　１旧はＣＰＵ、　　１０２は主記憶
装置、１０３は拡張記憶装置、１０４は記憶制御装置１
０５はクロック発振回路、１０６はチャネル制御波１、
　１０７はインタフェースアダプタ（ＩＯＰＡ）１０８
はチャネル装置（ＣＨＥ）である。

クロック発振回路１０５は、複数種類の周期（たとえば
２０ｔ、２２ｔ、２５ｔなど）をもつクロック１τＣＬ
Ｋを発生し、記憶制御装置１０４に供給する。これはシ
ステムのオーバーデイレイ障害が発生した時に基本クロ
ックの周期を広げるために不可欠である。またチャネル
装置１０８は２００ｔの周期をもつクロック発振器を内
蔵しておりこのクロνりに基づいてＴ１０装置（図示省
略）との間のデータ転送制御を行っている。Ｔ１０装置
のアクセス時間は決まっており９周期は一定に保っても
よい。

記憶制御装置１０４は、クロック発振回路１０５から供
給されたクロック１τＣＬＫに基づいてシステムのクロ
ック制御を行い、自分自身と、ＣＰＵ１０１、主記憶装
置１０２．チャネル制御装置１０６にはそれぞれ１τＣ
ＬＫを供給し、拡張記憶装置１０３には２倍の周期の２
τＣＬ　Ｋを供給する。しかし　インタフェースアダプ
タ１０７とチャネル装置１０８には、それぞれチャネル
装置１０８内部の２００ｔクロツクとのタイミング同期
をとるためたとえば２０Ｘ１０＝２００，２２Ｘ９＝１
９Ｂ２５Ｘ８＝２００のような適当に分周して生成した
クロックｌ０ＰＡ　　ＣＬＫとＣＨＥ　　ＣＬＫとを供
給している。こうすることでＣＨＥでは自装置で発生す
るクロックとＣＰＵ等使用するシステム基本クロックと
同期調整幅を小さくできる。

記憶制御装置１０４は、これらの各クロックについて、
クロック停止、単発クロックの発生、クロック開始など
のクロック制御機能をそなえている。

なお単発クロックの発生制御の直前には、必ずクロッー
クの停止の制御が行われる。

第９図は、従来システムにおけるクロック制御回路の構
成を示したものである。図中１０９は、クロックカウン
タであり、２段のフリップフロップＦＦからなる２進カ
ウンタを構成し、ＣＬＯＣＫＡを入力して８．％に分周
されたＣＬＯＣＫＢ　　ＣＬＯＣＫ　　Ｃを生成すると
ともに、ＣＬＯＣＫ　　Ａの各パルスごとに０（００）
、　　１（０１）、　　２（１０）　　３　（１１）の
４つの状態を順次遷移する信号を出力する。また図中１
１０は制御部である。さらに図中１１１ないし１１３は
ゲートであり、それぞれＣＬＯＣＫ　　Ａ、ＣＬＯＣＫ
　　Ｂ、ＣＬＯＣＫ　　Ｃに対するクロック停止信号５
ＴＯＰ　　Ａ、５ＴＯＰ　　Ｂ、５ＴＯＰ　　Ｃにより
ゲート制御し、ゲーテッドクロックＧＡＴＥＤ　　ＣＬ
ＯＣＫ　　Ａ、ＧＡＴＥＤ　　ＣＬＯＣＫ　　Ｂ　　Ｃ
ＡＴＥＤ　　ＣＬＯＣＫ　　Ｃを出力する。

第１０図は、第９図の従来システムのクロック制御回路
で単発クロックを発生する場合のタイミングを示す。

第１０図において、■、■はそれぞれ単発クロックを発
生ずる指示が与えられたタイミングの例であり、第９図
の制御部１１０は１■あるいは■の時点でのクロックカ
ウンタ１０９の値でクロック停止信号５ＴＯＰ　　Ａ、
５ＴＯＰ　　Ｂ、５ＴＯＰ　　ＣをＯＦＦにするか否か
と、ＯＦＦにした場合ＣＬＯＣＫ　　Ａの何サイクル後
にＯＮに戻すかを決定し制御する。

（発明が解決しようとする課題〕 第９図および第１０図に示されるような従来システムの
単発クロック制御方式では、基本クロックに基づいて複
数のクロックを生成しかつそれぞれのクロンク停止、単
発りロック発生、クロック開始の制御を専用のハード回
路で実現している。しかしこれらのクロック制御は他装
置のローカルなりロックと同期をとる場合複雑なタイミ
ング調整を伴うものであり、そのため基本クロックの周
期を変更すると、変更された各周期のクロックに対応し
てハード回路を多重に設ける必要があり１回路の大規模
化を招いていた。

本発明は、単発クロック制御の簡易化を図りハード回路
量を削減することを目的としている。

［課題を解決するだめの手段］ 本発明は、クロック停止制御とクロック開始制御の機構
を利用して？ｌｉ発クワクロック制御うことにより、単
発クロック制御のハード回路量を削減するものである。

第１図は本発明の原理説明図である。図において、１は
クロック状態遷移検出部、２はクロックカウンタ、３は
クロンク制ｉｆｌ用マーカー、４はクロックモ＝トレシ
スタ、５はクロック生成部、６はタイミング生成部、７
はクロック無効化制御部である。

クロック状態遷移検出部１は、システムに供給する全ク
ロックを停止状態にすることを示す■の信号ＣＬＫ　　
５ＴＯＰ　　５ＴＡＴＥのＯＦＦ状態からＯＮ状態への
遷移を検出し、このタイミングのクロック生成に使われ
るクロックカウンタ２の値をクロック制御用マーカー３
に保持させるセント信号を生成するとともに、■の単発
クロックショッＩ・信号５ＩＮＧＬＥ　　ＯＮのＯＮ状
態時に前記信号■の１ザイクル間ＯＦＦ状態にした信号
を生成する。■、■は外部装置からの要求に対して適当
な遅延をとって設定される信号である。

クロック制御用マーカー３は、クロック状態遷移検出部
１で生成したセント信号のタイミングでクロックカウン
タ２の値を保持するレジスタを有し、各種クロックの停
止・開始を基本ザイクルの何サイクル後に行うかの情報
を与え、且つ単発クロックを送出する制御を終える度に
、前記レジスタの値に１を加えて停止時の状態と再びク
ロック送出を開始するときのマーカーの値を同値にする
ように保つ。これによって、クロックを連続状態に戻す
だめの外部装置からの要求によって前記信号■をＯＮ状
態からＯＦ　Ｆ状態へ移す時でも、マーカーの値を参照
することで適切なタイミングで行うことかできる。

クロックモードレジスタ４は、基本クロック（ＣＬＫ　
　Ａ）の周期を変更する場合、クロック生成部５で生成
するクロックのザイクルと他装置で生成するクロックと
の同期をとるためにクロックカウンタ２のカラン１〜ア
ソプザイクル（フルカウント値）を変え１例えば自装置
で生成するローカルなりロングをもつ装置に供給するク
ロックであるＣＬＫ　　Ｂを基本クロックの８倍、９倍
、１０倍の周期を１ザイクルとする（１サイクル中クロ
ンクがＯＮとなる回数とタイミングは常に一定）３つの
モード、８ｔモード、９ｔモード、１０ｔモード、のモ
ードを持つクロックを発生するタイミング生成部６は、
クロック状態遷移検出部１で生成した停止状態で且つ単
発クロックも供給しないことを示す信号をクロック制御
用マーカー３の値で決まるタイミングだけ遅延させ、こ
の遅延させたタイミングにおける変化の状態、つまりＯ
Ｎ状態からＯＦＦ状態への変化で各クロックの開始用の
トリガを、そしてＯＦＦ状態からＯＮ状態の変化で各ク
ロックの停止用のトリガの２つの１−リガを生成する。

尚、第１１図に、上述した各クロックモードにおいて発
生されるクロックの例を示す。

クロック無効化制御部７は、クロック制御用マーカー３
の値とクロックモードレジスタ４の内容とタイミング生
成部６で生成されるタイミング信−号から２各クロツク
を無効にしてクロックを停止状態に保つための信号５Ｔ
ＯＰ　　ＣＬＫ　　Ａ、ＳＴ゛ＯＰ　−Ｃ１，Ｋ　　Ｂ
を生成し、クロックと共にシステム内の各装置に供給す
る。

（作　用〕 第２図に示す動作タイミング図を用いて、第１図の本発
明構成の作用を説明する。

第１図において、クロック停止命令が発行されると信号
■（ＣＬ　Ｋ　　Ｓ　Ｔ　ＯＰ　　Ｓ　Ｔ　Ａ　Ｔ　Ｅ
　）かＯＮ（“ＩＩ”）になり、連続クロック状態をク
ロック停止状態へ遷移さ−Ｕる停止プロセスが起動され
る。

このとき信号■（ＳＩＮＯＬＥ　　ＯＮ）は０ＦＦ（“
Ｌ”）のままである。

クロックカウンタ２は、クロックモードレジスタ４にセ
ットされたクロックモードＣＬＫ　　ＭＯＤＥの値に基
づき、この場合８τサイクルで遷移している。

第２図の（ａ）に示す信号■のＯＦＦからＯＮへの遷移
時のクロ・ンクカウンタの値“０″は、クロック制御用
マーカー３のレジスタにセットされる。このレジスタの
値とクロックモードレジスタ４がらのモード値（８τ）
とに基づき、予め定められている論理でタイミング生成
部６から送出される異なるタイミング位置をもつ複数の
タイミング信号の中からそれぞれのクロックごとに該当
する１つを選択し、クロック停止信号５ＴＯＰ　　ＣＬ
ＫＡ、５ＴＯＰ　　ＣＯＫ　　ＢをＯＮにセットする。

第２図（ａ）に、これらのクロック停止信号と、これら
のクロック停止信号によりゲートされた信号ＧＡＴＥＤ
　　ＣＬＫ　　Ａ、ＧＡＴＥＤ　　ＣＬＫ　　Ｂの例を
示す。

本発明では、クロック停止プロセスとクロック開始プロ
セスとを組み合わせることによりクロック単発プロセス
を構成する。

単発クロック信号が発行されると、第２図の（Ｃ）に示
す信号■が１サイクルＯＮになる（単発クロックショッ
ト信号）。この信号■の立上りの遷移と、直前に実行さ
れている停止又は開始プロセスによってクロック制御用
マーカー３のレジスタに保持されている値に基づいて開
始プロセスを実行する。続いて信号■の立下りの遷移と
前記単発クロック制御の開始プロセスで使用したクロッ
ク制御用マーカー３に＋１した値を用いて停止プロセス
を実行し、このプロセスが終了後、マーカー３に＋１し
た値をセットし、後で開始プロセスを実行して連続クロ
ック状態に遷移したときのクロックサイクルの連続性を
保証する。

任意のタイミングで発行されるクロック開始命令によっ
て、第２図の（ｂ）に示すように保持しているクロック
マーカーの値に基づくカウンタＩｔ　Ｉ　Ｉ＋のタイミ
ングで信号■がＯＮからＯＦＦにされる。

このとき信号■は、ＯＦＦのままである。クロック開始
プロセスでは、直前に実行されている停止プロセスにお
いてクロック制御用マーカー３のレジスタにセットされ
たカウンタ値″１″とモード値“８τ”とに基づいてタ
イミング生成部６の出力のタイミング信号を選択し、停
止プロセスで連続クロック状態からクロック停止状態へ
遷移したタイミンクと異なるタイミングにしたがってク
ロック停止信号５ＴＯＰ　　ＣＬＫ　　Ａ、５ＴＯＰ　
　ＣＬＫＢを一斉にＯＦＦにリセットする。

これによりクロックサイクルの連続性が保存されるよう
にする。第２図の（ｂ）にその結果の信号５ＴＯＰ　　
ＣＬＫ　　Ａ、５ＴＯＰ　　ＣＬＫ　　Ｂ　　ＧＡＴＥ
Ｄ　　ＣＬＫ　　Ａ、Ｃ，ＡＴＥＤ　　ＣＬＫ　　Ｂを
示す。

〔実施例］ 以下、第３図ないし第７図を用いて本発明の詳細な説明
する。

第３図は本発明の一実施例構成図であり、単発クロック
の制御回路を示している。図中、第１図で示したものと
同一のものは同一の記号で示してあり、説明は省略する
。

第３図において、ｌａ、ｌｂ、Ｉｃはフリップフロツプ
（以下ＦＦ）であり、ｌａは停止・開始命令によって作
成されるところのクロックを停止状態にすることを示す
信号■を受は取るもの、１ｂは単発クロックシコツ１〜
信号■を受は取るもの。

１ｃは単発クロック状態であることを示すもので。

単発クロックショント信号■でセットされ、単発クロッ
クの送出制御が終わるタイミングに発せられるタイミン
グ生成部６からの信号でリセットされる。

３ａはクロック停止時マークレジスタであり。

クロックカウンタ２の値がいくつの時に停止したかを示
ず。尚、単発クロックの制御を終える度に１を加えるこ
とで、クロック停止時のカウンタの値を保持することを
実現している。

３ｂは加算器であり、単発クロックの停止制御時に使用
するクロック制御用マーカーの値を生成するために、ク
ロック停止時マークレジスタ３ａの値に１を加え、且つ
単発クロック制御終了後この値をクロック停止時マーク
レジスタ３ａに格納するだめのものである。

３ｃは選択回路であり、ｌｃのＦＦ出力により単発クロ
ック状態であるか否かを判断し、クロッり停止制御に使
用するクロック制御用マーカー３の値を、クロック停止
時マークレジスタ３ａに１を加えたものを使用するか、
あるいはＩを加えないそのままの値を使用するのかを選
択するものである。

７ａはクロック停止制御回路であり、クロックを停止す
るだめのクロック無効化信号（＋５ＴＯＰ　　ＣＬＫ　
　Ａ、−１−３ＴＯＰ　　ＣＬＫ　　Ｂ）をＯＮ状態に
するためにクロック停止時レジスタＦＦ７ｃ、７ｄをセ
ラＩ・する信号を生成するものでクロックモードレジス
タ４の値と選択回路３Ｃの出力３２によって、停止タイ
ミング信号６１−ｍ（この信号はタイミング生成部６よ
り送出されｍ本の信号線でｍ個のタイミングを作成して
いる）の中のどのタイミングのものを使用し、且つその
タイミングでＦＦ７ｃ、７ｄのセラ１〜信号７１７３を
生成する。

７ｂはクロック開始制御回路であり、クロック送出を開
始するためにＦＦ７ｃ、７ｄをリセッＩ・し、クロック
無効化信号をＯＦＦ状態にするもので、クロックモード
レジスタ４の値とクロック停止時マークレジスタ３ａの
値で決まる開始タイミング信号６２−ｎ（この信号はタ
イミング生成部６より送出されｎ木の信号線でｎ個のタ
イミングを作成している）の１つのタイミングを使用し
。

且つそのタイミングでＦＦ７ｃ　　７ｄのリセンＩ・信
号７２．７ｔ４を生成するものである。

第４図は、クロック無効化制御部とその周辺の回路の要
部についての詳細な実施例構成を示す。

第４図において、タイミング生成部５は、第】図のクロ
ック状態遷移検出部１から出力される信号◎を入力とし
、多数のフリップフロップを縦続して構成した遅延回路
となっている。各フリップフロップにおいて１クロツタ
ずつ遅延され、最初の１３個のフリップフロップで１３
クロツクの固定遅延を与えた後、順次１クロツクずつ遅
れた複数のタイミング信号６１−ｍ、　　６２−ｎを生
成しクロック無効化制御部のりし１ツク停止制御回路７
ａとクロック開始制御回路７ｂに分配する。信号６２−
ｎは各フリップフロップでの“′Ｌ′″→Ｈ゛の変化を
、信号６１−ｎは各フリップフロップでの”Ｈ“→“■
７゛′の変化を検出して信号としている。

クロック停止制御回路７ａとクロック開始制御回路７１
）とはほぼ同一の構成をもち、クロック制御用マーカー
３からの信号３２．３１をそれぞれデコードするデコー
ダＤＥＣと　ＤＥＣのデコード出力およびクロックモー
ドレジスタ４からのモード値に対応するデコート“出力
により選択されるＡＮＩ）ゲートの群と、各ＡＮＤケー
トの出力の論理和をとるＯＲケートの群とにより構成さ
れる。

個々のＡＮＤケ−１・には、それぞれタイミング生成部
６からのタイミング信号６１−ｍ、　　６２ｎの１つか
入力されており、入力されたタイミング信号は、クロッ
クモードレジスタ４からのモード値と５信号３１または
３２との予め定められた組み合わせにより選択されて、
そのタイミング信号をＯＲゲートへ出力し、信号７１な
いし７４０１つを生成する。

第５図ないし第７図は第３図の実施例構成の動作タイミ
ング図である。

クロック制御の一般的なフローは５第５図に示すクロッ
ク停止を行い、かなりの時間を置いて第６図に示すクロ
ック単発を行い、さらにかなりの時間が経過した後に第
７図に示すクロック開始を行う。信号■、■は他装置か
らの命令で生成されるもので、第５図のように発せられ
たとするとクロック停止時マークレジスタには、信号３
１で示すように“０パが保持され、ＦＦ１ｃがＯＦＦ状
態であるので信号１３かＯＦＦとなり、信号３２に示す
ように選択回ｒｉｌｉ３ｃの出力は“０″′となってい
る。

クロック制御用マーカーの値が“０”のときは−ＣＬＫ
Ａ用の停止タイミング信号は信号■のＯＦＦからＯＮへ
の遷移後基本クロックで１５ザイクル後に発っせられる
ｌ・リガである信号６１０を使って図に示すように発生
される。そしてＣＬＫＢ用の停止タイミング信号は信号
６１０を使って図に示すように発生される。セット信号
７Ｌ　７３も６１−Ｏと同タイミングに発生し。

次のタイミングでＦＦ７ｃ、７ｄはセットされる。

Ｃ１，Ｋ　　Ａ、　−ＣＬＫ　　Ｂは＋５ＴＯＰ　　Ｃ
ＬＫ　　Ａ　　−１−３ＴＯＰ　　ＣＬＫ　　ＢとＡＮ
Ｄ条件をとって、−ＧＡＴＥＤ　　ＣＬＫ　　Ａ、−Ｇ
ＡＴＥＤ　　ＣＬＫ　　Ｂのような信号が発生される。

次に単発クロックにおいては、信号１１が第６図のよう
に１ザイクル間ＯＦＦになり、かつ同タイミングにＦＦ
１ｃがセラ１−されるので１選択回路の出力の信号３２
にはクロック停止時、マークレジスタの値に１を加えた
“１″が出力される。クロック開始には、クロック制御
用マーカーとして信号３１の“０”を使用し、−ＣＬＫ
Ａ用の開始タイミング信号には信号６２−０を使い、　
−ＣＬＫ　　Ｂ用の開始タイミング信号には信号■のＯ
ＦＦからＯＮへの遷移後基本クロックで１５サイクル後
に発っせられるトリガである信号６２−０を使う。そし
てクロック停止には、クロック制御用マーカーとして信
号３２の“１″“を使用し、−ＣＬＫＡ用の停止タイミ
ング信号としては信号６１０を使い、−ＣＬＫＢ用の停
止タイミング信号としては信号６１−１を使い、停止と
同様に＋５ＴＯＰ　　ＣＬＫ　　Ａと＋５ＴＯＰ　　Ｃ
ＬＫ　　Ｂは第６図のようになる。さらに、−ＣＬＫＡ
用の停止制御が終わったタイミングでタイミング生成部
より発せられるクリア信号によってＦＦ１ｃをリセット
し、且つクロック停止時マークレジスタに“１”をセッ
トする。

最後にクロック開始においては第７図に示すように、−
ＣＬＫＡ用の開始タイミングとして。

信号６２−０．−ＣＬＫ　　Ｂ用の開始タイミングとし
て、信号６２−１を使い、第７図のように動作する。

〔発明の効果〕

本発明による単発クロックの制御方式では、基本的にク
ロック停止およびクロック開始の制御機構を利用し、こ
れに若干の単発クロック用の回路を付加すれば実現でき
るため、制御の簡易化とノλ−ド回路量の削減が可能と
なり、ひいてはコストの低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の動作
タイミング図、第３図は本発明実施例回路の全体構成図
、第４図はクロック無効化制御部の実施例構成図、第５
図はクロック停止の動作タイミング図、第６図はクロッ
ク単発の動作タイミング図、第７図はクロック開始の動
作タイミング図、第８図は計算機システムとクロック制
御の説明図、第９図は従来システムのクロック制御回路
の構成図、第１０図は従来システムのクロック制御のタ
イミング図、第１１図は異なるクロックモードで発生さ
れるクロックの例を示すタイミング図である。 第１図中。 １；クロック状態遷移検出部 ２：クロックカウンタ ３：クロック制御用マーカー ４：クロ・ンクモードレジスタ ５：クロック生成部。 ６：タイミング生成部。 ７：クロック無効化制御部。

Claims (2)

【特許請求の範囲】
1. （１）クロック停止、クロック開始およびクロック単発
   のクロック制御を行うクロック制御装置において、 クロック停止制御を行うクロック停止プロセスと、クロ
   ック開始制御を行うクロック開始プロセスとを設け、 クロック単発制御は、上記クロック停止プロセスと、ク
   ロック開始プロセスとを組み合わせて行うことを特徴と
   する単発クロック制御方式。
2. （２）クロック停止状態、連続クロック状態の遷移を検
   出するクロック状態遷移検出部（１）と、基本クロック
   を入力として指示された繰り返しサイクルでクロックを
   カウントするクロックカウンタ（２）と、 クロック状態遷移検出部（１）がクロック停止状態への
   遷移を検出したとき、そのタイミングでクロックカウン
   タ（２）の値をセットするレジスタと、クロック単発送
   出要求を受けとった後適当な遅延をとった後に上記レジ
   スタの値に一定値を加算あるいは減算する加算器とを有
   するクロック制御用マーカー（３）と、 クロックの繰り返しサイクルを指定するクロックモード
   をセットするクロックモードレジスタ（４）と、 システム内で使用される各クロックを生成するクロック
   生成部（５）と、 クロック状態遷移検出部（１）が状態遷移を検出したタ
   イミングに基づき異なる遅延をもつ複数のタイミング信
   号を生成するタイミング生成部（６）と、 クロック停止およびクロック開始の制御において、クロ
   ック制御用マーカー（３）のレジスタにセットされた値
   とクロックモードレジスタ（４）にセットされた値とに
   基づき、状態遷移から基本クロックで何サイクル経過し
   たのかを示すタイミング生成部（６）から出力される複
   数のタイミング信号のうちの定められた１つを選択して
   、クロック停止またはクロック開始を制御し、そしてク
   ロック単発の制御においては、まず上記クロック開始の
   制御を行い次にクロック制御用マーカーのレジスタにセ
   ットされた値に一定値を加算あるいは減算して、この値
   とクロックモードレジスタの値とに基づいて上記クロッ
   ク停止の制御を行うクロック無効化制御部（７）とから
   なることを特徴とするクロック制御装置。