JP2003222656A - 半導体集積回路装置とその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 高性能のテスト動作を可能にしたテストクロ
ック生成回路を備えた半導体集積回路装置、高い精度で
のタイミングマージン等の設定を可能にした半導体集積
回路装置の設計方法を提供する。 【解決手段】 レジスタ順序回路及びクロック出力制御
回路とを備えるテストクロック生成回路を上記パルス発
生回路と論理回路の間に設け、テスト動作が有効とされ
たときには、上記パルス発生回路で形成されたクロック
パルスの上記論理回路への伝達を停止させ、上記レジス
タの設定情報に従って上記順序回路により上記クロック
伝達制御回路を制御して、上記パルス発生回路で形成さ
れたパルス信号を用いて上記論理回路を動作させるクロ
ックパルスを出力させる。上記テストクロック生成回路
をコンピュータを用いた論理設計ツール上において組み
込み、論理回路機能及びタイミングマージンのテストを
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置とその設計方法に関し、特に内部論理回路の動作試験
技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＰＬＬ回路のようなパルス発生回路を内
臓したデジタル集積回路装置では、外部からクロック供
給の制御ができない。このために、内部論理回路のＡＣ
（交流）動作試験においては、図１７に示すような組み
合わせ回路を設け、内部論理回路に供給するクロックパ
ルスの制御を行うことが考えられる。つまり、スキャン
回路を用いて論理回路のフリップフロップＦＦにテスト
パターンの設定を行い、組み合わせ回路により第１クロ
ックパルスを出力させて、論理段に入力信号を伝え、第
２クロックパルスを発生させて、上記論理段の出力信号
をフリップフロップＦＦに取り込んで、スキャン回路を
用いてテスト結果を回収するという手順が用いられる。
なお、実動作でのテストを行うためにチップ内にクロッ
ク逓倍回路を設けた半導体集積回路の例として、特開平
１１−１４２４７８号公報がある。

【特許文献１】特開平１１−１４２４７８号公報

【０００３】

【発明が解決しようとする課題】上記組み合わせ回路で
は、ＰＬＬで形成される多相クロックのうち固定された
組み合わせでしかテストできない。また、論理回路や動
作周波数及び使用するクロックに対応して逐一上記組み
合わせ回路の設計が必要となり、設計工数が増大する。
したがって、任意のタイミングでのテストするには外部
からクロック印加しなければならないが、論理回路の高
速化が進められており、このような高速論理回路のタイ
ミングマージンをも検証できるような高周波数のクロッ
ク信号を伝えるには高性能テスト装置の開発が必要とな
り、開発費用が膨大となるので現実的でない。

【０００４】この発明の目的は、高性能のテスト動作を
可能にしたテストクロック生成回路を備えた半導体集積
回路装置を提供することにある。高い精度でのタイミン
グマージン等の設定を可能にした半導体集積回路装置の
設計方法を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、レジスタ順序回路及びクロ
ック伝達制御回路とを備えるテストクロック生成回路を
上記パルス発生回路と論理回路の間に設け、テスト動作
が有効とされたときには、上記パルス発生回路で形成さ
れたクロックパルスの上記論理回路への伝達を停止さ
せ、上記レジスタの設定情報に従って上記順序回路によ
り上記クロック伝達制御回路を制御して、上記パルス発
生回路で形成されたクロックパルスを用いて上記論理回
路を動作させるクロックパルスを出力させる。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、コンピュータを用いた論理設計ツール上
において、所望の論理機能を実現するための論理回路
と、その動作に必要なクロックパルスを形成するパルス
発生回路の設計を行い、レジスタ順序回路及びクロック
出力制御回路とを備え、テスト動作が有効とされたとき
には、上記パルス発生回路で形成されたクロックパルス
の上記論理回路への伝達を停止させ、上記レジスタの設
定情報に従って上記順序回路により上記クロック伝達制
御回路を制御して、上記パルス発生回路で形成されたク
ロックパルスを用いて上記論理回路を動作させるクロッ
クパルスを出力させるテストクロック生成回路を組み込
み、このテストクロック生成回路により論理回路機能及
びタイミングマージンのテストを行う。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置の一実施例の要部ブロック図が示されてい
る。この実施例においては、ＰＬＬ（フェーズ・ロック
ド・ループ）回路により、外部から供給されたクロック
パルスに対して高い周波数にされた内部クロックを形成
し、論理回路（ユーザ論理）に供給する。

【０００８】上記論理回路の基本構成はフリップフロッ
プＦＦ−論理段−フリップフロップＦＦを単位とする組
み合わせで構成され、上記フリップフロップＦＦに対し
てクロックパルスが供給される。論理段の入力側に設け
られたフリップフロップＦＦに保持された信号は、クロ
ックパルスに同期してかかる論理段に入力される。論理
段では、入力信号に対応して論理処理を行ない、出力側
に設けられたフリップフロップＦＦの入力端子に伝え
る。出力側のフリップフロップＦＦは、次のクロックパ
ルスに同期して上記論理段での出力信号を取り込み保持
する。このようにして、クロックパルスに同期した論理
シーケンスが実行される。

【０００９】上記のような論理回路のＡＣテストを行う
ようにするためには、クロックパルスの供給を停止した
状態として論理段の入力側に設けられたフリップフロッ
プＦＦに対してテスト入力信号の供給を行ない、上記テ
スト入力信号の設定が終了した後に、第１クロックパル
スを供給してフリップフロップＦＦに取り込んだテスト
入力信号を論理段へ供給し、それに対応する出力信号を
フリップフロップＦＦに取り込むための第２クロックパ
ルスを供給することが必要となる。しかしながら、上記
のようにＰＬＬ回路を用いたクロックパルス発生回路で
は、外部から供給されるパルスに対して高い周波数にさ
れていることもあって、外部からの制御信号により２つ
のクロックパルスを必要なタイミングで供給／停止させ
ることは難しい。

【００１０】この実施例では、上記ＰＬＬ回路と上記論
理回路の間にテストクロック生成回路が設けられる。テ
ストクロック生成回路は、テストクロック生成の手順に
従って任意のタイミングでのテストクロックを生成する
ようにされる。つまり、順序回路（ステートマシン）
は、クロック生成の手順に従って論理回路の試験に必要
なテストクロックの生成を行う。このように順序回路に
対する入力条件によって、論理回路へのクロック供給が
抑制されるという機能を持たせることにより、ＰＬＬ回
路のような内蔵のクロック発生回路によりクロックパル
スを生成しつつ、ＡＣテスト動作を実現するのに必要な
クロック生成手順を制御できる。

【００１１】上記テストクロック生成回路においては、
アンド（ＡＮＤ）ゲート回路のようなクロックパルス伝
達制御回路としてのゲート手段を備えており、通常動作
のときにはＰＬＬ回路で形成されたクロックパルスが論
理回路に伝えられて、所望の論理動作が実行される。こ
の論理動作の検証を行うＡＣテスト動作のときには、上
記ゲート手段が閉じられてＰＬＬ回路で形成されたクロ
ックパルスの論理回路への供給が停止される。これによ
り、ユーザ論理に対しては点線で示すようにクロックパ
ルスの供給が行われない。

【００１２】このようなクロック停止状態にしておい
て、図示しないテスト回路から上記論理回路のフリップ
フロップＦＦに対してテスト回路によりテストパターン
が入力される。このようなテストパターンの入力には、
ユーザ論理のフリップフロップＦＦがシフトレジスタを
構成するように接続されて、テストパターンがシリアル
に入力される。テストパターンの入力が終了すると、上
記ゲート手段が制御されて第１クロックパルスと第２ク
ロックパルスとが供給される。

【００１３】第１クロックパルスにより、上記フリップ
フロップＦＦに取り込まれたテストパターンが出力され
て後段側に設けられた論理段に伝えられる。論理段では
上記入力パターンに対応した論理処理を行ない、その後
段側に設けられたフリップフロップＦＦの入力に伝え
る。フリップフロップＦＦは、第２クロックパルスの供
給により上記論理段からの論理出力を取り込む。したが
って、第１クロックパルスと第２クロックパルスの２つ
のクロックパルスにより、フリップフロップＦＦ−論理
ゲート−フリップフロップＦＦといった論理経路での信
号伝達が実行される。上記第２クロックパルスが供給さ
れた後は、上記ゲート手段が閉じられてクロックの供給
が再び停止される。それ故、フリップフロップＦＦに
は、その前段に配置された論理段を通した論理出力が保
持されており、再びスキャン回路を用いてテスト結果を
回収することができる。

【００１４】図２には、この発明に係る半導体集積回路
装置の他の一実施例の要部ブロック図が示されている。
この実施例においては、同期設計された分周回路により
出力される多相クロックが使用される論理回路に向けら
れている。各相のクロックに対して、前記のような順序
回路（ステートマシン）２Ａ〜２ｎを備えたクロック生
成回路Ｔ０〜Ｔｎを設け、さらに各クロック相の任意の
状態を検出するための比較回路が設けられる。この比較
回路の一致信号をクロック生成回路Ｔ０〜Ｔｎのスター
ト信号にすることにより同一クロック相だけでなく異な
るクロック相間の生成をも制御できるようにするもので
ある。

【００１５】この実施例では、分周回路により形成され
た位相、周波数が異なる複数種類のクロックパルスによ
り動作する論理回路が設けられる。上記複数種類のクロ
ックパルスに対応して、前記図１の実施例のような順序
回路２Ａ〜２ｎ及びクロックパルス伝達制御回路を備え
たクロック生成回路Ｔ０〜Ｔｎが複数個設けられる。こ
れら複数のクロック生成回路Ｔ０〜Ｔｎに対して共通に
テストクロック生成手順の設定を行う回路Ｐ１と、テス
トクロックの生成タイミングの設定を行う回路Ｐ２及び
そのタイミング検出を行う比較回路が設けられる。

【００１６】図３には、この発明に係る半導体集積回路
装置のテストクロック生成回路とそれに関連する回路の
一実施例のブロック図が示されている。同図は、前記図
２の実施例に対応したものであり、より具体的に各回路
ブロックが示されている。この実施例では、特に制限さ
れないが、４相のクロックパルスＣＫ０〜ＣＫ３を用い
る場合に適用され、ＣＫ０を１／２分周してＣＫ２が形
成され、ＣＫ１はＣＫ０の反転パルス、ＣＫ３はＣＫ２
の反転パルスとされる。

【００１７】テストクロック生成回路は、設定レジスタ
回路、クロック生成回路Ｔ０〜Ｔ３及びタイミング検出
回路、ＳＥＮ（スキャン）生成回路とを備えている。ス
キャンテスト制御回路は、上記設定レジスタ回路へ供給
される設定情報、クロック生成回路、タイミング検出回
路に供給される各種制御信号を形成する。外部クロック
インタフェース回路は、ＰＬＬ／分周回路からなるクロ
ック生成回路で形成されたクロックに代えて、外部から
のクロック供給を可能にする回路である。

【００１８】上記各クロック生成回路Ｔ０〜Ｔ３の出力
部には、クロックトリーが設けられる。このクロックト
リーは、各クロック生成回路Ｔ０〜Ｔ３から出力される
クロックパルスが、論理段の各フリップフロップＦＦに
相互に等しい遅延時間を持って供給されるような信号伝
達系からなり、例えば等長のクロック配線、及び同じ段
数にされたクロックバッファから構成される。これによ
り、各相のクロックパルスを受ける論理回路を構成する
フリップフロップＦＦにおいては、相互に同じ伝搬遅延
時間差によるクロックパルスが供給されて、クロックパ
ルススキューが低減される。これにより、論理回路を高
い周波数のクロックパルスで動作させることができる。

【００１９】クロック生成回路Ｔ０〜Ｔ３は、クロック
相単位のＡＣテスト容易化回路であり、テスト動作にお
いては前記のように任意のタイミングでのクロックパル
スの供給／停止を制御することが可能とされる。設定レ
ジスタ回路は前述のクロック生成条件を保持するフリッ
プフロップの集まりである。タイミング検出回路は各ク
ロック相を検出するほかに各クロック生成回路の状態を
観測している。ＳＥＮ生成回路はテストデータのスキャ
ンとユーザデータの取り込みを切り替える制御信号を形
成する。

【００２０】設定レジスタはＤＣＡＲ、Ｓ１ＣＲ、Ｓ２
ＣＲの３種を持つ。それぞれの機能は下記の通りであ
る。ＤＣＡＲは、タイミング検出するときの各クロック
の出力値を設定する。１相あたり１ビットが割り当てら
れる。Ｓ１ＣＲは、タイミング検出されてから最初のク
ロックを出力するか否かを設定する。１相あたり１ビッ
トが割り当てられる。Ｓ２ＣＲは、タイミング検出され
てから２番目のクロックを出力するか否かを設定する。
１相あたり１ビツトが割り当てられる。クロック生成回
路は、各クロック相毎に設けられる。

【００２１】タイミング検出回路は各相のクロックを入
力、設定レジスタ（ＤＣＡＲ）の出力値を入力、さらに
各クロック生成回路の状態を入力する。出力は比較回路
の結果（一致／不一致）を示す信号を出力し、スキャン
と通常状態を切り替えるＳＥＮ信号を出力する。

【００２２】図４には、この発明に用いられるクロック
生成回路の一実施例の状態遷移図が示されている。図５
には、上記クロック生成回路の一実施例の回路構成図が
示されている。本実施例は４ビットのフリップフロップ
ＦＦ０〜ＦＦ３で構成されるステートマシンであり、連
続する２クロックを生成することができ、制御端子によ
りそれぞれのクロックを出力したり、抑制することがで
きる。

【００２３】図５において、最初のクロックの生成を信
号Ｓｅｔ１ｓｔＣＫで制御し、２番目のクロック生成は
信号Ｓｅｔ２ｎｄＣＫで制御される。通常状態を非同期
設定するために信号Ｎｏｒｍａｌを制御する。これらは
状態遷移のステートとして表現される。４ビットのフリ
ップフロップＦＦ０〜ＦＦ３の中で最下位ビットＬＳＢ
の１ビットはクロック抑制に使用され、ゲート回路Ｇ１
に供給される。これにより、ＬＳＢが論理１ならばゲー
トを開いてクロックの伝達を行うイネーブル状態、論理
０ならばゲートを閉じてクロックの伝達を停止させるデ
ィセーブル状態となる。

【００２４】内蔵のクロック生成回路である分周回路以
外の経路からクロック印加するときはＣＩＦ−ＣＫから
クロックを印加するようにされる。つまり、ゲート回路
Ｇ１の出力と上記外部クロックとが論理和ゲート回路Ｇ
２を通してクロック出力ＣＫｏｕｔから出力される。上
記４ビットのフリップフロップＦＦ０〜ＦＦ３へのクロ
ックは遅延回路ｄｅｌａｙを介した反転クロックを用い
る。これはクロックを生成するときにデューテイ比が変
化しないようにする為である。

【００２５】状態遷移の組み合わせを表現するために前
記のように４ビットのフリップフロップＦＦ０〜ＦＦ３
が使用される。ＬＳＢの１ビットはクロックイネーブル
用として使用される。制御信号ｃｔｒｌＣＡと組み合わ
せ回路の間のフリップフロップはメタステ−ブル回避の
ために割り当てられる。出力端子ＳＥＮ−ＳＬ−Ｔｎと
組み合わせ回路の間のフリップフロップはＳＥＮ切り替
えタイミングを調節するために割り当てられる。

【００２６】図４において、状態遷移の進行手順を以下
に説明する。初期状態はノーマル（Ｎｏｒｍａｌ）（Ｆ
Ｆ３〜ＦＦ０：１１１１）である。テスト状態に設定さ
れるとアイドル（ｉｄｌｅ）状態（ＦＦ３〜ＦＦ０：１
１１０）に設定される。クロック生成要求が発生すると
セットアップ（ＳｅｔｕｐＣＡ）状態（ＦＦ３〜ＦＦ
０：０１１０）になりクロック生成手順にしたがって第
１（１ｓｔ）クロックの処理、１ｓｔＣＫ０（ＦＦ３〜
ＦＦ０：０１００）又は１ｓｔＣＫ１（ＦＦ３〜ＦＦ
０：０１１１）に移行する。さらに２番目のクロック生
成のために２ｎｄＣＫ０または２ｎｄＣＫ１に移行す
る。ここまで終了したら上記ｉｄｌｅ状態に戻り次のク
ロック生成要求を待つ。

【００２７】上記の状態遷移図において、レジスタの設
定情報Ｓｅｔ１ｓｔＣＫ＝１、Ｓｅｔ２ｎｄＣＫ＝１な
らば、上記最下位ビットＬＳＢが論理１となり、ゲート
をイネーブル状態として第１クロックパルスと第２クロ
ックパルスを出力させる。これに対して、Ｓｅｔ１ｓｔ
ＣＫ＝０、Ｓｅｔ２ｎｄＣＫ＝０のときには、最下位ビ
ットＬＳＢが論理０となりゲートをディセーブル状態と
してクロックの出力を停止させる。これにより、論理回
路に対して、第１クロックパルスのみ、あるいは第２ク
ロックパルスのみのいずれか１つのクロックパルスしか
供給しないようにすることも可能となる。このようなク
ロックパルスの出力機能は、後述するように異なるクロ
ックパルスで動作する論理回路間での信号伝達を検証す
る上で必要とされる。

【００２８】上記のようにＮｏｒｍａｌは通常状態を示
す。ｉｄｌｅは、テスト状態だが、クロック生成回路は
未使用状態である。クロック生成要求（ｃｔｒｌＣＡ＝
１）がくるまで状態保持する。ＳｅｔｕｐＣＡは、クロ
ック生成可能な状態であり、タイミング検出信号（ｄｔ
ｃｔＣＡ＝１）が発行されるまで状態保持する。

【００２９】第１クロックの処理では、１ｓｔＣＫ０／
１ｓｔＣＫ（設定しジスタＳ１ＣＲ）の値をみて１回目
のクロックを出力する。１ｓｔＣＫ０は設定レジスタ値
が０のときでクロックを生成しない。１ｓｔＣＫ１は設
定レジスタ値が１のときでクロックを生成する。第２ク
ロックの処理では、２ｎｄＣＫ０／１ｓｔＣＫ（設定し
ジスタＳ２ＣＲ）の値をみて２回目のクロックを出力す
る。２ｎｄＣＫ０は設定レジスタ値が０のときでクロッ
クを生成しない。２ｎｄＣＫ１は設定レジスタ値が１の
ときでクロックを生成する。ＥｎｄＣＡは、テストクロ
ック生成回路が終了したことを示す。クロック生成要求
が解除されたとき（ｃｔｒｌＣＡ＝０）にｉｄｌｅに戻
る。

【００３０】図６には、設定レジスタの一実施例のブロ
ック図が示されている。設定レジスタは、Ｓ２ＣＲ、Ｓ
１ＣＲ及びＤＣＡＲから構成され、ＳＩＮ２ＴＧＮはシ
リアル入力端子でありレジスタの設定値を入力する。Ｔ
ＧＮ２ＳＯＵＴはシリアル出力端子である。

【００３１】上記レジスタＳ１ＣＲに対応された端子Ｓ
１ＣＲＯＵＴ−Ｔｘには、１回目のクロック生成条件を
４相（ＣＫ０〜ＣＫ３）分保持されている。上記レジス
タＳ２ＣＲに対応された端子Ｓ２ＣＲＯＵＴ−Ｔｘに
は、２回目のクロック生成条件を４相（ＣＫ０〜ＣＫ
３）分保持されている。上記レジスタＤＣＡＲに対応さ
れた端子ＤＣＡＲＯＵＴ−Ｔｘには、クロック生成タイ
ミングのデータが４相（ＣＫ０〜ＣＫ３）分保持されて
いる。端子ＳＤＲ−ＴＮＧは、スキャンを指示する信号
入力端子である。

【００３２】図７には、前記タイミング検出回路の一実
施例のブロック図が示されている。このタイミング検出
回路は、クロック生成タイミングを検出するための回路
である。すベてのクロック相（ＣＫ０〜ＣＫ３）のクロ
ック生成回路がＳｅｔｕｐＣＡ（ＳｅｔｕｐＣＡ−Ｔ０
〜ＳｅｔｕｐＣＡ−Ｔ３）に限定されたときに信号Ｓｅ
ｔｕｐＣＡ−Ａｌｌがアクティブになり、それぞれのク
ロック相でレジスタの値にしたがってクロックを生成す
る。信号ＳＥＮ−ＳＬは、前述のテストデータとデータ
取り込みのための信号であり、テスト回路、スキャンＦ
Ｆの仕様によって異なる。

【００３３】タイミング検出のために分周回路の出力Ｃ
Ｋ−Ｔ０〜Ｔ３（ＣＫ０〜ＣＫ３）と設定レジスタ（Ｄ
ＣＡＲ）の出力ＤＣＡＲＯＵＴ−Ｔ０〜Ｔ３を比較し、
ＲＳ−ＦＦにセットする。タイミング検出できる状態を
限定するために各相のクロック生成回路から状態（ｉｄ
ｌｅ−Ｔ０〜Ｔ３、Ｓｅｔｕｐ−Ｔ０〜Ｔ３、ＥｎｄＣ
Ａを入力している。ＲＳ―ＦＦの出力が検出結果（ｄｔ
ｃｔＣＡ）である。

【００３４】図８には、この発明に係るテストクロック
生成回路を用いたテスト動作の一例を説明するためのタ
イミング図が示されている。テストクロック生成回路
は、前記のようなスキャンテスト制御回路からの信号ｃ
ｔｒｌＣＡの論理（ハイレベル）によって動作状態にさ
れ、これを起点としてタイミング検出回路でのタイミン
グ検出が行われる。

【００３５】この実施例のテスト動作では、各相の論理
段の検証を並行して行うために、それぞれのクロック生
成回路Ｔ０〜Ｔ３において、第１クロックパルスと第２
クロックパルスとがそれぞれ発生される。タイミング検
出は、レジスタＤＣＡＲが０１０１に設定されることに
より、ＣＫ０が０、ＣＫ１が１、ＣＫ２が０、ＣＫ３が
１のタイミングが基準とされ、その検出ポイントに対応
して信号ｄｔｃｔＣＡが発生されて、それぞれの相にお
いて、前記図４の状態遷移に対応して第１クロックパル
ス（１ｓｔＣＫ）と、第２クロックパルス（２ｎｄＣ
Ｋ）とが発生される。上記タイミング検出は、後述する
ように異なるクロック相間での信号伝達のときの基準タ
イミングとしても用いられる。

【００３６】この実施例においては、テストクロック生
成回路のような固定論理回路を用い、それに設けられた
設定レジスタにテスト条件を設定するという方式を採る
ために、任意の論理回路やそれに用いられるクロックパ
ルスに適応でき、テスト設計工数の短縮が可能になる。
また、実際に使用するクロックパルスをそのまま用いる
ものであるので、ＡＣテストの検出率向上が可能とな
る。特に、次に説明するような異なる相で動作する論理
回路同士での信号伝達でのタイミング検証も可能とな
り、実際に則した回路試験が可能になる。

【００３７】この実施例におけるのテスト容易化のため
のテストクロック生成回路はクロック相毎に同一論理で
あるので設計が容易であり設計工数短縮が可能である。
クロック生成手順と生成タイミングをパラメータ化し
て、自由に組み合わせることが出来るので論理設計にお
けるクロックの扱いに関する制約が少ない。これによ
り、高速ＣＭＯＳ回路、ＡＳＩＣあるいはＭＰＵ等のよ
うな各種デジタル集積回路装置に好適なものとなる。

【００３８】図９には、この発明に係る半導体集積回路
装置の更に他の一実施例の要部ブロック図が示されてい
る。この実施例においては、前記図２の変形例であり、
分周回路の出力と論理回路との間に挿入されるテスト容
易化回路としてのクロック生成回路の入力と出力をゲー
トで組む変わりにフリップフロップＦＦを使用するもの
である。これにより、各相から出力されるクロックパル
スはＰＬＬで形成された基準となるパルスに同期したも
のとなり、各クロック生成回路での信号伝達遅延等に影
響されなくでき、クロック周波数が高速になるときに有
効である。

【００３９】図１０には、この発明が適用される半導体
集積回路装置の一実施例の全体ブロック図が示されてい
る。ユーザ論理のフリップフロップ（以下、単にＦＦと
いう）は、信号ｓｅｎによって制御される入力切替回路
が設けられる。入力切替回路は、通常動作時には信号Ｄ
を伝え、スキャン動作時には信号ｓｉを伝える。スキャ
ン動作では、各ＦＦが直列接続されて、ランダムパター
ン発生回路ＲＰＧからテストパターンが入力される。

【００４０】ＰＬＬ回路は、外部端子ＰＬＬＩＮから供
給されるパルスに同期し、それよりも高い周波数にされ
たパルスを形成する。このパルスは、分周回路ＤＩＶに
より分周されて、例えば前記ＣＫ０、ＣＫ１、ＣＫ２及
びＣＫ３のような４相のクロックパルスが生成される。
この実施例のテストクロック生成回路ＴＧＮは、上記分
周回路ＤＩＶの出力部に設けられ、前記のようにテスト
動作のときにはクロックパルスを停止させ、必要なタイ
ミングでのテストクロックを出力する。

【００４１】端子ＴＭＳ、ＴＤＩ、ＴＲＳＴ、ＴＤＯ、
ＴＣＫはＪＴＡＧを制御するための端子でありＩＥＥＥ
１１４９．１に準拠するものである。つまり、テスト用
の制御回路はＪＴＡＧからアクセスされる。ユーザが使
用するフリップフロップＦＦは全て前記のようにスキャ
ンＦＦである。スキャンＦＦはテスト回路生成時に、隣
接するスキャンＦＦ同士でスキャンチェーン（ｓｏ−ｓ
ｉ）を接続する。チェーンの初段ＦＦのｓｉは乱数発生
希ＲＰＧに接続される。乱数発生器ＲＰＧはＢＩＳＴで
使用するテストパターンを発生させる。チェーンの最終
ＦＦのｓｏはＭＩＳＲが接続される。ＭＩＳＲはＢＩＳ
Ｔで使用する符号圧縮器である。

【００４２】図１１には、この発明に係る半導体集積回
路装置の一実施例の全体構成図が示されている。同図
は、半導体基板上の幾何学的な配置に合わせて各回路ブ
ロックが示されている。つりま、同図は、半導体チップ
構成を示すものとされる。本発明のテストクロック生成
回路ＴＧＮは高速で応答することが要求されるので分周
回路の周辺に配置される。

【００４３】特に制限されないが、半導体チップの左右
にＰＬＬ回路が一対設けられ、そこで逓倍されて高い周
波数にされたパルスが分周回路１と２に供給される。分
周回路１と２のそれぞれに対応して、この発明に係るテ
ストクロック生成回路ＴＧＮが設けられる。前記図１０
のテスト用インターフェスイＪＴＡＧと制御回路ＣＮＴ
Ｌからの設定情報が、上記テストクロック生成回路ＴＧ
Ｎに供給される。テスト用インターフェスイＪＴＡＧに
は、前記のような端子ＴＭＳ、ＴＤＩ、ＴＲＳＴ、ＴＤ
Ｏ、ＴＣＫに対応された診断ピンが設けられる。

【００４４】上記テストクロック生成回路ＴＧＮの出力
部とユーザ論理の各フリップフロップの間には、各フリ
ップフロップに対して互いに等しい遅延時間を持つよう
にされたクロック分配回路からなるクロックトリーが設
けられる。チップ周辺には、入出力インターフェイス回
路とそれに沿ってバウンダリスキャンレジスタが配置さ
れる。

【００４５】図１２には、この発明に係るテストクロッ
ク生成回路を用いたテスト動作の他の一実施例を説明す
るための波形図が示されている。この実施例では、前記
図８のように各クロック相での論理回路の論理動作の検
証を行うものの他、異なるクロックで動作する論理回路
間での信号伝送の検証にも適用される。

【００４６】図１２（Ａ）のように分周回路からは多相
クロックＣＫ０、ＣＫ１、ＣＫ２及びＣＫ３が出力され
る。この実施例では通常動作時に、図１２（Ｂ）のよう
に、ＣＫ０−ＣＫ０で動作する論理回路を基本系とし
て、ＣＫ０→ＣＫ１、ＣＫ０→ＣＫ３、及びＣＫ２→Ｃ
Ｋ０、ＣＫ２→ＣＫ１、ＣＫ２→ＣＫ３の合計６通りの
信号伝搬が行われる。

【００４７】図１２（Ｃ）のように、上記のような論理
回路のテストテスト時においてはそれぞれスキャン動作
の間に各相のテストクロック生成回路では、転送形態１
回分だけ出力される。つまり、ＣＫ０に対応したテスト
クロック生成回路では、１ｓｔＣＫと２ｎｄＣＫの２つ
のパルスが出力され、ＣＫ１に対応されたテストクロッ
ク生成回路では、１ｓｔＣＫの１つのパルスのみが出力
され、同様にＣＫ２、ＣＫ３に対応されたそれぞれテス
トクロック生成回路では、１ｓｔＣＫの１つのパルスの
みが出力される。

【００４８】つまり、×を付したクロックはそれぞれの
テストクロック生成回路で出力が禁止されて消されてし
まう。このようにすることにより、論理段及び異なるク
ロック相の論理回路間での信号伝達において、１回分以
外のクロックが転送されることを禁止、意図したタイミ
ングでのテスト結果が後続のクロックで破壊されてしま
うのを防止でき、その前後のスキャン動作によってテス
トパターンの入力とそれに対応した出力パターンの回収
が実現できる。これにより、多相クロックで動作する論
理回路の全体的なタイミング検証を、実際の動作に則し
たクロックにより検証することができ、不良検出率を高
くすることができる。

【００４９】図１３には、テストパラメータの設定方法
を説明するための波形図が示されている。設定レジスタ
ＤＣＡＲを１０１０に設定すると、クロック波形をみる
とクロック生成タイミングがＣＫ０→０、ＣＫ１→１、
ＣＫ２→０、ＣＫ３→１であるとき、ＣＫ０は１ｓｔＣ
Ｋと２ｎｄＣＫの２クロック生成、ＣＫ１、ＣＫ２，Ｃ
Ｋ３は、１ｓｔＣＫのみ生成する。これらをパラメータ
として設定すればテスト時に前述の転送形態を満たすこ
とができる。上記設定レジスタＤＣＡＲの設定値のＣＫ
１→０を変更すれば、検出タイミングがクロックＣＫ１
の半周期分前となり、同じ転送形態に適用するなら、Ｃ
Ｋ１を２ｎｄＣＫのみ生成するようにすればよい。この
ようにレジスタＤＣＡＲ及びＳ１ＣＲ，Ｓ２ＣＲの設定
情報に対応して種々の組み合わせが実現できる。

【００５０】図１４には、この発明に係るテストクロッ
ク生成回路を用いたテスト時のクロック動作を説明する
ための波形図が示されている。スキャン時は外部ピンＴ
ＣＫより一律にクロック印加し、データ取り込む際に分
周回路の多相クロックに切り替える。切り替えられたク
ロックはクロック生成回路に制御され、任意のクロック
のみ出力するようにする。

【００５１】図１５には、この発明に係る半導体集積回
路装置の更に他の一実施例の要部ブロック図が示されて
いる。この実施例においては、前記図２の変形例であ
り、比較回路の前後にフリップフロップを接続すること
により、比較に要する時間を短縮することができる。よ
り高速なクロックに対応するときに利用できる。

【００５２】図１６には、この発明に係る半導体集積回
路装置の設計方法の一実施例の説明図が示されている。
論理設計ツールを用いて所望のユーザ論理設計を行う。
つまり、ＰＬＬ回路及び分周回路ＤＩＶを組み込み、ユ
ーザ論理のフリップフロップＦＦに所望のクロックＣＫ
０、ＣＫ１、ＣＫ２、ＣＫ３等の多相クロックを供給す
るというような論理設計を行う。

【００５３】ユーザ論理設計が終わったところで論理合
成を実行し、ゲートレベルの論理に変換する。その後、
テストクロック生成回路ＴＧＮを含むテスト回路を挿入
し、クロック生成用のパラメータを設定した後テストパ
ターンを生成する。このテトスパターンでは、論理不良
の他にタイミング不良も検出し、前記論理設定のステッ
プに戻り、回路の修正を行うようにするものである。こ
のように論理設計ツール上において、タイミング不良を
含めて回路の検証が可能となるので、製造コスト及び開
発期間の短縮化が可能になるものである。

【００５４】図１８には、この発明に係る半導体集積回
路装置の他の一実施例の全体構成図が示されている。同
図は、前記図１１と同様に半導体基板上の幾何学的な配
置に合わせて各回路ブロックが示されており、前記同様
にテストクロック生成回路ＴＧＮは高速で応答すること
が要求されるので分周回路の周辺に配置される。図１１
の実施例では説明されない部分及び異なる部分について
以下に説明する。

【００５５】前記説明した通り、この実施例の半導体集
積回路装置は、クロックパルスが論理段の各フリップフ
ロップＦＦに相互に等しい遅延時間を持って供給される
ような信号伝達系を備える。つまり、分周回路１、２及
びテストクロック生成回路ＴＧＮ及び外部クロックイン
タフェース回路をチップ中央部に配置し、外部クロック
インタフェース回路を起点として、例えば等長のクロッ
ク配線、及び同じ段数にされたクロックバッファを組み
合わせて相互に等しい遅延時間を持ってクロックパルス
が伝達される。これにより、クロックパルスを受ける論
理回路を構成するフリップフロップＦＦにおいては、相
互に同じ伝搬遅延時間差によるクロックパルスが供給さ
れる。

【００５６】同図では、上記クロックパルスの信号伝達
系がいわゆるＨトリーを構成するように線図として描か
れている。つまり、Ｈトリーでは、外部クロックインタ
フェース回路を中心にして両側に同距離を持って延び、
その末端ではそれと直角方向に両側に同距離を持って延
びるという構成を繰り返す。上記Ｈトリーの各分岐部に
図示しないがクロックバッファが配置される。そして、
クロックパルスの信号伝達系の末端、つまりはフリップ
フロップ回路ＦＦのクロック供給ノード又はそれと同等
のダミー供給ノードでのパルスがＰＬＬフィードバック
信号としてＰＬＬ回路に入力される。それ故、ＰＬＬ回
路では、外部から供給された基準クロックと、上記フリ
ップフロップ回路ＦＦに供給されるクロックとを同期化
させるような動作を行う。

【００５７】上記外部クロックインタフェース回路は、
上記のようなＨトリーからなるクロック供給配線を、通
常クロックとテストクロックで共通に使用するために設
けられる。このような動作のために、スキャンテストの
制御状態によって、クロックの選択を行う必要があり、
そのための論理ブロックを有する。外部クロックインタ
フェース回路では、「通常クロック」「内部生成クロッ
ク」「外部印加クロック」の３種類のクロックを選択す
ることができる。後述するＳＥＮ生成回路はスキャンイ
ネーブル信号の生成回路であり、外部印加のテストクロ
ックを使用する際に使用する。テストクロック生成回路
ＴＧＮは、前記説明した通りＰＬＬ・分周回路を経た実
動作に近い速度のクロックからテストクロックを生成す
る。

【００５８】この実施例では、ＪＴＡＧ・スキャンテス
ト制御回路は規模が若干大きく、通常動作論理の空き領
域に配置されること望まれる。この図では、診断ピンの
近くに配置される。テストクロック生成回路は分周回路
の出力からテストクロックを生成する機能を持つため、
分周回路の近辺に配置している。外部クロックインタフ
ェース回路はクロックの選択機能を持つため、クロック
トリーの根本に配置する必要がある。この実施例では、
前記のようにクロックトリーの根本がチップ中心である
ため、外部クロックインタフェース回路もチップの中心
に配置される。

【００５９】外部クロックインタフェース回路は、クロ
ックの選択機能に絞って実現されたブロックであり、ゲ
ート数がスキャンテスト診断回路に比べて少なく、クロ
ックトリーの根本（チップの中心）に配置しても面積が
小さくて済む。この実施例では、診断制御論理を構成す
る３つのブロック（分周回路・テストクロック生成回
路、外部クロックインタフェース回路、ＪＴＡＧ・スキ
ャンテスト制御回路）はそれぞれ独立に配置することが
できる。

【００６０】図１９には、外部クロックインタフェース
回路の一実施例のブロック図が示されている。同図にお
いては、外部クロックインタフェース回路に関連する各
回路も合わせて示されている。外部クロックインタフェ
ース回路は、１つのクロックパルスに対して２つのクロ
ックセレクタＡとＢの組み合わせにより構成される。例
えば、テストクロック生成回路Ｔ０で形成されたテスト
クロックと、外部印加テストクロックは、クロックセレ
クタＡ０により選択される。このクロックセレクタＡ０
で選択されたテストクロックと、それに対応した分周出
力で形成されたクロックパルスとは、クロックセレタク
Ｂ０により選択されてＣＫ０として出力される。上記分
周回路で形成された上記クロックパルスとは異なる周波
数又は位相のクロックに対応したテストクロック生成回
路Ｔ１〜Ｔｎに対応して、上記クロックセレクＡ１〜Ａ
ｎとＢ１〜Ｂｎが設けられる。これにより、同様にクロ
ックＣＫ１〜ＣＫｎが出力される。

【００６１】論理段のフリップフロップ回路ＦＦにテス
トパターンを入力するスキャンシフトの間は、クロック
セレタクＡ０〜Ａｎにより外部印加テストクロックを選
択し、セレクタＢ０〜Ｂｎによりテスト側に設定して上
記外部印加テストクロックを選択する。つまり、図２０
のように、入力パターンの入力のためのスキャン時に
は、全部のＦＦに対して同一のクロックをスキャンシス
ト用クロックとして出力させる。論理段のテスト時に
は、上記クロックセレクタＡ０〜Ａｎをテストクロック
生成回路Ｔ０〜Ｔｎで形成されたテストクロックに切り
換え、それぞれのクロック相に応じたテストクロックを
出力する。このようにして行われた入力パターンに対応
した論理段の論理出力パターンは、同一のクロックに切
り換えられてスキャン動作により回収される。同図は、
前記図１４と同様である。

【００６２】前記のようにスキャンシフトの間は、外部
から印加されたテストクロックを出力するようにクロッ
クセレクタＡ、Ｂを制御する。このテストモードの間
は、外部から印加したテストクロックを使用する場合、
クロック生成回路で生成したテストクロックを使用する
場合も、クロックセレクタＡ、Ｂを制御して、設定され
たクロックが出力されるように制御する。論理機能テス
ト時に選択するクロックについては、テスト生成回路や
外部インタフェース回路に内蔵されている設定レジスタ
にテスト実施前に所定の情報を書き込んでおくことによ
り、任意に設定可能である。

【００６３】上記外部クロックインタフェース回路やテ
ストクロック生成回路は、スキャンテスト診断回路より
クロックの切り換えタイミングの制御信号を受け取り、
そのタイミングに応じて適切なクロックが選択されるよ
うに動作する。どのクロックを選択するかは、前記のよ
うに内蔵している設定レジスタの内容を参照することで
決定される。テストでない通常動作の時は、クロックセ
レクタＢを制御して、分周回路からのクロックが直接出
力される。

【００６４】図２１には、外部クロックインタフェース
回路の一実施例のブロック図が示されている。インスト
ラクションレジスタは、現在実行されているインストラ
クションを格納する。設定レジスタは、各状態で選択す
るクロックの指定を格納する。クロックセレクタは、実
際にクロックに対するセレクタの集まりであり、論理は
最適化されている。共通インタフエ―スは制御部本体か
らの制御信号を受ける論理回路である。クロック選択制
御部は、インストラクション及び各種設定内容に応じて
セレクタの制御信号を生成する。ＳＥＮ生成部は、前記
図１０で示したようなＭＵＸＳＣＡＮ専用の各スキャン
ＦＦに分配するための、スキャンイネーブル(Scan Enab
le）信号を生成する。

【００６５】上記外部クロックインタフェース回路にお
いて、テスト実行時にあらかじめ設定レジスタに選択す
るクロックが設定され、インストラクション・レジスタ
にデータが格納されるとその内容に従って回路が動作す
る。テストが始まると設定レジスタ内容を参照してクロ
ックを選択してテストが実行される。

【００６６】図２２には、この発明に係る半導体集積回
路装置に搭載される診断制御論理回路の一実施例の全体
ブロック図が示されている。診断論理回路は、前記説明
したように、スキャンテスト診断回路、外部クロックイ
ンタフェース回路及びテストクロック生成回路の３つか
ら構成される。

【００６７】スキャンテスト診断回路は、前記説明した
ようにＪＴＡＧ・制御用ステートマシンを内部に持ち、
スキャンテストに必要な制御を行う。ＪＴＡＧ及びスキ
ャンテスト制御ステートマシンの状態に従って、Ｉ／
Ｏ、バウンダリスキャン、ＲＡＭ等のマクロ、ＲＰＧ，
ＭＩＳＲの制御を行う。また、外部クロックインタフェ
ース、テストクロック生成回路とのタイミングの同期制
御も司っており、そのための制御論理も備える。

【００６８】外部クロックインタフェースは、前記説明
したように一つのクロック配線を、通常クロックとテス
トクロックで共通に使用するため、スキャンテストの制
御状態によって、クロックの選択を行う必要があり、そ
のための論理ブロックを提供する。外部クロックインタ
フェース回路では、「通常クロック」「内部生成クロッ
ク」「外部印加クロック」の３種類のクロックを選択す
ることができる。ＳＥＮ生成回路はスキャンイネーブル
信号の生成回路であり、外部印加のテストクロックを使
用する際に使用する。そして、テストクロツク生成回路
は、前記説明したようにＰＬＬ・分周回路を経た実動作
に近い速度のクロックからテストクロックを生成する。

【００６９】図２３には、この発明に係る半導体集積回
路装置の更に他の一実施例の全体構成図が示されてい
る。同図は、半導体基板上の幾何学的な配置に合わせて
各回路ブロックが示されている。この実施例では、クロ
ックインタフェース回路をクロックブロック毎に複数個
配置した例が示されている。この実施例では、半導体チ
ッにおいて、斜線を付したように周辺部に独自のクロッ
クで動作する回路ブロックが設けられる。この周辺ブロ
ックにおいて、その中心部に分周回路及びテストクロッ
ク生成回路が配置され、それに対応して外部クロックイ
ンタフェース回路が配置される。

【００７０】このように、クロックインタフェース回路
を、各クロックトリーの根本に挿入する。各クロックイ
ンタフェース回路への制御信号は、前記図２２で示した
ようなスキャンテスト診断回路からなる制御部本体から
分配される。上記制御部本体及び各クロックインタフェ
ース回路は共通の診断クロックで同期して動作する。こ
れにより、クロッククトリー起点の位置が異なっても、
他のクロックブロックと制御を同期させることが簡単で
あり、チップ全体を一律タイミングでテストすることも
可能となるものである。

【００７１】以上説明したような本願発明に係る外部ク
ロックインタフェ―ス回路は、クロックの制御に必要な
機能に絞って論理を構成しているので、制御部本体に比
べて小さい。そのため、最適化したクロックインタフェ
ース回路全体をクロックトリーの起点に挿入することが
できるため、セレクタ機能を追加してもスキューの増加
を抑える事ができる。制御部本体からの信号は、ＴＡＰ
状態を表す数本となるため、配線数を抑える事ができ
る。

【００７２】多相クロックに対応したＭＵＸＳＣＡＮ方
式では、前記図１４や図２０に示したようにクロック相
毎のデータ転送形態に応じてクロック波形を制御する複
雑な動作が必要となる。一方、半導体集積回路装置ＬＳ
Ｉのクロックトリーの根本となる部分は、前記図２３に
示したように複数箇所に存在することの方が多い。１カ
所に制御論理を集中させた場合には、各クロック制御論
理に対して複数の制御信号を分配することになり、ディ
レイの管理が複雑になる。特にクロックを管理する論理
では、タイミング設計に厳密である必要があるため、制
御ブロックとのタイミング設計に苦労することになる。

【００７３】上記のように診断のクロックの制御はタイ
ミングが厳しいため、本願発明では前記のように専用の
ブロックとして独立させるものである。このように独立
させて設けられた外部クロックインタフェース回路にお
いては、上記インストラクション・レジスタ、クロック
選択用の設定レジスタをそれぞれ持ち、本ブロックその
ものが制御論理を持つためクロックに近い部分で制御が
可能になりディレイを含めたタイミング管理が容易にな
る。また、制御に必要なＴＡＰの状態は、診断制御部本
体から数本の制御信号で分配でき、診断制御回路から各
クロックセレクタに制御信号を分配する方式よりも配線
コスト面で有利となるものである。

【００７４】以上説明したようにクロック制御に特化し
たブロックを独立させるため、タイミング設計が容易に
なり、テスト種類毎に設定に応じた細かい制御論理を盛
り込むことが可能になる。テストクロックのタイミング
設計が容易になるため、高速テストヘの対応が可能にな
る。そして、クロックブロック毎に制御論理を持つた
め、ブロック毎に特化したテストクロックが利用でき
る。

【００７５】以上説明したように、本実施形態によれば
以下の効果が得られる。 （１） レジスタ順序回路及びクロック伝達制御回路と
を備えるテストクロック生成回路を上記パルス発生回路
と論理回路の間に設け、テスト動作が有効とされたとき
には、上記パルス発生回路で形成されたクロックパルス
の上記論理回路への伝達を停止させ、上記レジスタの設
定情報に従って上記順序回路により上記クロック伝達制
御回路を制御して、上記パルス発生回路で形成されたク
ロックパルスを用いて上記論理回路を動作させるクロッ
クパルスを出力させることにより、高性能のテスト動作
を実現できるという効果が得られる。

【００７６】（２） 上記テストクロック生成回路にお
いて、テスト動作が有効とされたときに、上記クロック
伝達制御回路により上記パルス発生回路で形成されたク
ロックパルスの上記論理回路への伝達を停止させ、上記
レジスタの設定情報に従って上記順序回路により上記ク
ロック伝達制御回路を制御して上記パルス発生回路で形
成された第１クロックパルスと第２クロックパルスを上
記論理回路に伝達させることにより、実際の動作に則し
た論理段でのタイミングを含めた論理検証を行うことが
できるという効果が得られる。

【００７７】（３） 上記に加えて、異なる位相又は周
波数で動作する複数種類の論理回路に対して、上記パル
ス発生回路により複数種類の論理回路に対応した複数通
りの多相クロックパルスを形成し、上記テストクロック
生成回路においては、上記複数種類の論理回路に対応
し、それぞれがタイミング検出回路を更に備えた複数と
して、前記テスト動作が有効とされたときに、上記タイ
ミング検出回路の検出信号及びレジスタの設定情報に従
って上記順序回路により上記クロック伝達制御回路を制
御して、クロックパルスが異なる論理回路間での信号伝
達に対応したクロックパルスを出力させることにより、
各クロック相でのテストの他に、異なるクロック相で動
作する論理回路間での信号伝達の検証も行うようにする
ことができるという効果が得られる。

【００７８】（４） 上記パルス発生回路において、外
部端子から供給されたパルス信号に対して高い周波数に
されたパルス信号を形成するＰＬＬ回路を含むものとす
ることにより、論理回路の高速化を図りつつ、その動作
に対応したパルスによりテストを行うようにすることが
できるという効果が得られる。

【００７９】（５） 上記半導体集積回路装置におい
て、上記論理回路の入力側に設けられた第１フリップフ
ロップ回路にテストパターンを供給するスキャン回路
と、上記論理回路の出力側に設けられた第２フリップフ
ロップ回路に取り込まれた信号を取り出すキャン回路と
を備えることにより、テスト設定を容易に行うようにす
ることができるという効果が得られる。

【００８０】（６） コンピュータを用いた論理設計ツ
ール上において、所望の論理機能を実現するための論理
回路と、その動作に必要なクロックパルスを形成するパ
ルス発生回路の設計を行い、レジスタ順序回路及びクロ
ック出力制御回路とを備え、テスト動作が有効とされた
ときには、上記パルス発生回路で形成されたクロックパ
ルスの上記論理回路への伝達を停止させ、上記レジスタ
の設定情報に従って上記順序回路により上記クロック伝
達制御回路を制御して、上記パルス発生回路で形成され
たクロックパルス信号を用いて上記論理回路を動作させ
るクロックパルスを出力させるテストクロック生成回路
を組み込み、このテストクロック生成回路により論理回
路機能及びタイミングマージンのテストを行うことによ
り、製造コスト及び開発期間の短縮化が可能になるとい
う効果が得られる。

【００８１】（７） 上記パルス発生回路として、外部
端子から供給されたパルス信号に対して高い周波数にさ
れたパルス信号を形成するＰＬＬ回路を含むものとする
ことにより、高速化を図った論理回路の設計を効率よく
行うようにすることができるという効果が得られる。

【００８２】（８） クロック制御に特化したブロック
を独立させるため、タイミング設計が容易になり、テス
ト種類毎に設定に応じた細かい制御論理を盛り込むこと
でテストクロックのタイミング設計が容易になり、高速
テストヘの対応が可能になるとともに、クロックブロッ
ク毎に制御論理を持つためにブロック毎に特化したテス
トクロックが利用できるという効果が得られる。

【００８３】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能である。テストクロ
ック生成回路の具体的構成は、前記図４に示したような
第１クロックと第２クロック処理を含むものであれば何
であってもよい。

【００８４】この発明は、ＬＳＩ上の設計された論理回
路において、ユーザクロックにテスト容易化回路を挿入
してテスト時にテストクロックを制御するもの、実際の
動作と同じクロックで動作する順序回路を持ち、順序回
路を利用して外部からの入力条件によってユーザクロッ
クの印加を任意に抑制することでテストクロック生成手
順を制御し、同期設計された分周回路により出力される
多相クロックで構成されている論理回路において、各相
のクロックにテストクロック生成回路を持ち、さらに各
クロック相の任意の状態を検出すための比較回路をも
ち、この比較回路の一致信号をテスト容易化回路に印加
することにより同一クロック相だけでなく異なるクロッ
ク相関の同期を取りながらテストクロックを制御するも
のとして広く利用できる。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。レジスタ順序回路及びクロック伝達
制御回路とを備えるテストクロック生成回路を上記パル
ス発生回路と論理回路の間に設け、テスト動作が有効と
されたときには、上記パルス発生回路で形成されたクロ
ックパルスの上記論理回路への伝達を停止させ、上記レ
ジスタの設定情報に従って上記順序回路により上記クロ
ック伝達制御回路を制御して、上記パルス発生回路で形
成されたクロックパルスを用いて上記論理回路を動作さ
せるクロックパルスを出力させることにより、高性能の
テスト動作を実現できる。

【００８６】コンピュータを用いた論理設計ツール上に
おいて、所望の論理機能を実現するための論理回路と、
その動作に必要なクロックパルスを形成するパルス発生
回路の設計を行い、レジスタ順序回路及びクロック出力
制御回路とを備え、テスト動作が有効とされたときに
は、上記パルス発生回路で形成されたクロックパルスの
上記論理回路への伝達を停止させ、上記レジスタの設定
情報に従って上記順序回路により上記クロック伝達制御
回路を制御して、上記パルス発生回路で形成されたクロ
ックパルス信号を用いて上記論理回路を動作させるクロ
ックパルスを出力させるテストクロック生成回路を組み
込み、このテストクロック生成回路により論理回路機能
及びタイミングマージンのテストを行うことにより、製
造コスト及び開発期間の短縮化が可能になる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の一実施例
を示す要部ブロック図である。

【図２】この発明に係る半導体集積回路装置の他の一実
施例を示す要部ブロック図である。

【図３】この発明に係る半導体集積回路装置のテストク
ロック生成回路とそれに関連する回路の一実施例を示す
ブロック図である。

【図４】この発明に用いられるクロック生成回路の一実
施例を示す状態遷移図である。

【図５】図４に対応したクロック生成回路の一実施例を
示す回路構成図である。

【図６】図３の設定レジスタの一実施例を示すブロック
図である。

【図７】図３のタイミング検出回路の一実施例を示すブ
ロック図である。

【図８】この発明に係るテストクロック生成回路を用い
たテスト動作の一例を説明するためのタイミング図であ
る。

【図９】この発明に係る半導体集積回路装置の更に他の
一実施例を示す要部ブロック図である。

【図１０】この発明が適用される半導体集積回路装置の
一実施例を示す全体ブロック図である。

【図１１】この発明に係る半導体集積回路装置の一実施
例を示す全体構成図である。

【図１２】この発明に係るテストクロック生成回路を用
いたテスト動作の他の一実施例を説明するための波形図
である。

【図１３】図１２に対応したテストパラメータの設定方
法を説明するための波形図である。

【図１４】この発明に係るテストクロック生成回路を用
いたテスト時のクロック動作を説明するための波形図で
ある。

【図１５】この発明に係る半導体集積回路装置の更に他
の一実施例を示す要部ブロック図である。

【図１６】この発明に係る半導体集積回路装置の設計方
法の一実施例を示す説明図である。

【図１７】この発明に先立って検討されたテスト回路の
一例を示すブロック図である。

【図１８】この発明に係る半導体集積回路装置の他の一
実施例を示す全体構成図である。

【図１９】図１８の外部クロックインタフェース回路の
一実施例を示すブロック図である。

【図２０】図１９の外部クロックインタフェース回路の
動作の一例を説明するための波形図である。

【図２１】図１９の外部クロックインタフェース回路の
一実施例を示すブロック図である。

【図２２】この発明に係る半導体集積回路装置に搭載さ
れる診断制御論理回路の一実施例を示す全体ブロック図
である。

【図２３】この発明に係る半導体集積回路装置の更に他
の一実施例を示す全体構成図である。

【符号の説明】

Ｔ０〜Ｔ３…クロック生成回路、ＦＦ…フリップフロッ
プ、ＤＣＡＲ，Ｓ１ＣＲ，Ｓ２ＣＲ…レジスタ、ＰＬＬ
…クロック発生回路、ＤＩＶ…分周回路、Ｇ１，Ｇ２…
ゲート回路、２Ａ〜２ｎ…順序回路、ＴＧＮ…テストク
ロック生成回路、ＲＰＧ…乱数発生器、ＭＩＳＲ…符号
圧縮器、ＪＴＡＧ…テストインターフェイス回路、ＣＮ
ＴＬ…制御回路。

フロントページの続き (72)発明者 川島 正敏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G132 AA01 AB01 AC14 AD06 AG01 AK07 AK15 AL11 AL16 5F038 CA03 CA05 DF01 DT02 DT05 DT06 DT07 DT15 EZ09 EZ20 5F064 BB19 BB31 DD39 FF12 FF13 FF14 FF36 HH06 HH10

Claims (19)

【特許請求の範囲】
1. 【請求項１】 論理回路と、 上記論理回路の動作のためのクロックパルスを形成する
   パルス発生回路と、 上記論理回路のテストに用いられるテストクロックを形
   成するテストクロック生成回路とを備え、 上記テストクロック生成回路は、 その順序制御動作が外部からの設定情報に従って変更可
   能にされてなる順序回路と、 上記パルス発生回路と上記論理回路との間に設けられテ
   スト動作時の上記順序回路によってそのクロック伝達が
   制御されるクロック伝達制御回路とを備えてなることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記テストクロック生成回路は、上記設定情報が設定さ
   れるレジスタを備えてなり、 上記順序回路は、上記レジスタの設定情報に従ってその
   動作が制御されるものであることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 請求項２において、 上記テストクロック生成回路における上記順序回路は、
   テスト動作において、上記クロック伝達制御回路を制御
   して上記パルス発生回路で形成されたクロックパルスの
   うち対応する論理回路への信号供給タイミングを規定す
   る第１クロックパルスと、対応する論理回路の出力信号
   を受けるタイミングを規定する第２クロックパルスとを
   選択的に対応する論理回路に伝達させるものであること
   を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記第１クロックパルスと上記第２クロックパルスは、
   上記パルス発生回路で形成された共通のクロックパルス
   から選択されたクロックパルスからなり、かつ相互に連
   続されたクロックパルスからなることを特徴とする半導
   体集積回路装置。
5. 【請求項５】 請求項３において、 上記第１クロックパルスは、上記パルス発生回路で形成
   された複数のクロックパルスのうちの選択されたクロッ
   クパルスから選択されたクロックパルスからなり、 上記第２クロックパルスは、上記パルス発生回路で形成
   された上記複数のクロックパルスのうちの上記第１クロ
   ックパルスをもたらすクロックパルスとは異なるクロッ
   クパルスから選択されたクロックパルスからなることを
   特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５において、 上記第１クロックパルスをもたらす上記クロックパルス
   と、上記第２クロックパルスをもたらすクロックパルス
   は、互いに異なる周期のものであることを特徴とする半
   導体集積回路装置。
7. 【請求項７】 請求項２において、 上記論理回路は、異なる位相又は周波数で動作する複数
   種類の論理回路からなり、 上記パルス発生回路は、上記複数種類の論理回路に対応
   した複数種類のクロックパルスを形成するものであり、 上記テストクロック生成回路は、上記複数種類の論理回
   路に対応した複数からなり、それぞれがタイミング検出
   回路を更に備え、 前記テスト動作において、上記順序回路は、上記タイミ
   ング検出回路の検出信号及びレジスタの設定情報に従っ
   て上記クロック伝達制御回路を制御するように構成さ
   れ、上記クロック伝達制御回路からクロックパルスが異
   なる論理回路間での信号伝達に対応したクロックパルス
   を出力させるものであることを特徴とする半導体集積回
   路装置。
8. 【請求項８】 請求項１ないし７のいずれかにおいて、 上記パルス発生回路は、外部端子から供給されたパルス
   信号に対して高い周波数にされたパルス信号を形成する
   ＰＬＬ回路を含むものであることを特徴とする半導体集
   積回路装置。
9. 【請求項９】 請求項８において、 上記半導体集積回路装置は、上記論理回路の入力側に設
   けられた第１フリップフロップ回路にテストパターンを
   供給するスキャン回路と、上記論理回路の出力側に設け
   られた第２フリップフロップ回路に取り込まれた信号を
   取り出すスキャン回路とを備えてなるものであることを
   特徴とする半導体集積回路装置。
10. 【請求項１０】 コンピュータを用いた論理設計ツール
    上において、 所望の論理機能を実現するための論理回路と、その動作
    のためのクロックパルスを形成するパルス発生回路の設
    計を行うステップと、 レジスタ、順序回路及びクロック伝達制御回路とを備
    え、テスト動作が指示されたときには、上記レジスタの
    設定情報に従って上記順序回路により上記クロック伝達
    制御回路を制御して、上記パルス発生回路で形成された
    パルス信号を用いて上記論理回路を動作させるクロック
    パルスを出力させるテストクロック生成回路を組み込む
    ステップと、 上記レジスタへの情報設定を行ない、テストパターンを
    生成して上記クロックパルスにより論理回路機能及びタ
    イミングマージンのテストを行うステップとを含むこと
    を特徴とする半導体集積回路装置の設計方法。
11. 【請求項１１】 請求項１０において、 上記パルス発生回路は、外部端子から供給されたパルス
    信号に対して高い周波数にされたパルス信号を形成する
    ＰＬＬ回路を含むものであることを特徴とする半導体集
    積回路装置の設計方法。
12. 【請求項１２】 請求項８において、 上記パルス発生回路は、上記ＰＬＬ回路で形成されたパ
    ルスを分周する分周回路を含み、 上記ＰＬＬ回路は、半導体集積回路装置を構成する半導
    体チップの周辺部に配置され、上記分周回路は半導体チ
    ップの中央部に配置されてなり、 上記分周回路に近接して上記テストクロック生成回路が
    配置されてなることを特徴とする半導体集積回路装置。
13. 【請求項１３】 請求項１２において、 上記分周回路は、上記ＰＬＬ回路のパルスから周波数が
    異なる複数のクロックパルスを形成するものであり、 上記第１クロックパルスは、上記分周回路で形成された
    複数のクロックパルスのうちの１つのクロックパルスか
    ら選択されたクロックパルスからなり、 上記第２クロックパルスは、上記分周回路で形成された
    上記複数のクロックパルスのうちの上記１つのクロック
    パルスとは異なる分周比で形成されたクロックパルスか
    ら選択されたクロックパルスからなることを特徴とする
    半導体集積回路装置。
14. 【請求項１４】 請求項１２又は１３において、 上記テストクロック生成回路に対して、上記論理回路に
    至るクロック供給経路での遅延時間が互いに同等になる
    ようなトリー構造にされ、 上記クロック供給経路を通して論理回路に伝えられるク
    ロックパルス又はそれと同等のクロックパルスが上記Ｐ
    ＬＬ回路の帰還信号として伝えられるものであることを
    特徴とする半導体集積回路装置。
15. 【請求項１５】 請求項１４において、 上記ＰＬＬ回路は、複数個からなり、 上記複数のＰＬＬ回路のそれぞれに対応して複数の上記
    分周回路が設けられ、 上記複数の分周回路のそれぞれに対応して複数の上記テ
    ストクロック生成回路が設けられるものであることを特
    徴とする半導体集積回路装置。
16. 【請求項１６】 請求項８において、 上記クロック伝達制御回路は、外部端子から供給される
    クロックを上記論理回路に伝える回路部分を持ち、外部
    クロックインタフェースに含まれることを特徴とする半
    導体集積回路装置。
17. 【請求項１７】 請求項１６において、 上記外部端子から供給されるクロックは、論理回路に対
    するテストパターンを入力し、論理回路からの出力信号
    を出力させるスキャンクロックとして用いられるもので
    あることを特徴とする半導体集積回路装置。
18. 【請求項１８】 請求項１７において、 ＪＴＡＧインタフェースを含んで上記外部クロックイン
    タフェースに制御信号を形成するスキャンテスト制御回
    路を更に備え、 上記外部クロックインタフェースは、上記テストクロッ
    ク生成回路に近接して配置され、 上記スキャンテスト制御回路は、上記半導体チップの中
    央部より離れた位置に配置されてなることを特徴とする
    半導体集積回路装置。
19. 【請求項１９】 請求項１８において、 上記スキャンテスト診断回路は、複数個のテストクロッ
    ク生成回路及びクロック伝達制御回路に対して共通に用
    いられるものであることを特徴とする半導体集積回路装
    置。