JPH0256047A - ダイレクト・メモリ・アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、計算機システムにおいて、ディスク。

プリンタ等の入出力部とＤＲＡＭとの間におけるダイレ
クト・メモリ・アクセス転送の高速化を図るものである
。

〈従来の技術〉 従来、入出力部とＤＲＡＭとの間でダイレクト・メモリ
・アクセスを行う際、第３図のタイムチャートに示すよ
うに、２バス・サイクルを有するシーケンシャル転送を
採用していた。

即ち、第３図（ａ）はダイレクト・メモリ・アクセス制
御装置ＤＭＡＣの出力信号であり、第３図（ｂ）はＤＲ
ＡＭコントローラの出力信号である。

このように、シーケンシャル転送は、入出力部リード・
サイクルＴ１において入出力部よりデータＤＡＴＡが読
み出され、次のメモリ・ライト・サイクルＴ２において
この読み出されたデータＤＡＴＡはロウ・アドレス・ス
トローブ信号ＲＡＳ。

カラム・アドレス・ストローブ信号ＣＡＳに従ってＤＲ
ＡＭに書き込まれる。

ここで、ＤＲＡＭコントローラでは、ＤＭＡＣからのデ
ータ・ストローブ信号ＤＳよりカラム・アドレス・スト
ローブ信号ＣＡＳを生成し、ＤＲＡＭはカラム・アドレ
ス・ストローブ信号στ１の立ち下がりエツジでデータ
ＤＡＴＡを取り入れる。

〈発明が解決しようとする課題〉 上記のデータ転送を１バス・サイクル、即ちＤＲＡＭラ
イト・サイクルのみで入出力部りｒドとメモリ・ライト
を同時に行うとすると、第４図に示すように、アドレス
・ストローブ信号Ａｓ″Ｌ”、次にデータ・ストローブ
信号ＤＳ″Ｌ”、データ・アクノリッジ信号Ｄ　Ｔ　Ａ
　ＣＫ″Ｌ″により読み出すべきデータＤ　Ａ　’ｆ’
　Ａが確定するが、データ・ストローブ信号ＤＳにより
既にカラム・アドレス・ストローブ信号ＣＡＳは“Ｌ″
　（アクティブ）であり、データＤＡＴＡが確定するタ
イミングが遅くなり、書き込みができないという問題が
あった。

これを解決するために、第５図に示すように、各々の入
出力部に対応してタイミング調整のための専用回路Ｐを
設けることが行われていたが、実装スペース等の問題が
あった。

本発明が解決しようとする課題は、１バス・サイクルで
入出力部とＤＲＡＭ間でダイレクト・メモリ・アクセス
転送を行えるようにすることであり、ダイレクト・メモ
リ・アクセス転送の高速化を図ることを目的とする。

く課題を解決するための手段〉 以上の課題を解決した本発明は、アドレス・ストローブ
信号ＡＳを数段に遅延させてその内の１本をデータ・ス
トローブ信号ＤＳとするものであり、その横或は次の通
りである。

即ち、本発明は、入出力部とＤＲＡＭとの間でダイレク
ト・メモリ・アクセスを制御するダイレクト・メモリ・
アクセス制御装置において、アドレス・ストローブ信号
を数段に遅延させる遅延手段と、この数段の遅延した信
号のうちいずれか１本をデータ・ストローブ信号として
選択する選択手段とを設けたことを特徴とするダイレク
ト・メモリ・アクセス制御装置である。

〈作用〉 本発明のダイレクト・メモリ・アクセス制御装“置は、
入出力部リードかつメモリ・ライト・サイクルにあって
、アドレス・ストローブ信号ＡＳを用い、出力されるタ
イミングが数段階に異なったデータ・ストローブ信号Ｄ
Ｓを生成し、いずれか１本をデータ・ストローブ信号Ｄ
ＳとしてＤＲＡＭコントローラに与える。

〈実施例〉 第１図は本発明を実施したダイレクト・メモリ・アクセ
ス制御装置の例を表わす回路図であり、具体的には、ダ
イレクト・メモリ・アクセス・コントローラＤＭＡＣ６
８４５０に付加される制御回路として構成される。

この図において、１はクロック・パルスＣＬＫとＤＭＡ
Ｃ（図示せず）より発生ずるアドレス・ストローブ信号
Ａｓが与えられるＤフリップフロッ１回路、２はアドレ
ス・ストローブ信号ＡＳに対応する信号をクロック・パ
ルスＣＬＫに従って数段階にシフトするシフト・レジス
タ、ＡＯ〜Ａ３はリード信号ＲＥＡＤ及びシフト・レジ
スタ２のＱＡ−Ｓ−ＱＣ出力を通過させるゲート回路、
Ｏはゲート回路ＡＯ〜Ａ３よりデータ・ストローブ信号
ＤＳを出力する出力ゲート、３はデータ・バスＤＡＴＡ
　　ＢＵＳ上のデータによりゲート回路Ａ１〜Ａ３のい
ずれかを選択する選択回路である。

シフト・レジスタ２はＤフリップフロップ回路１のＱ端
子出力（アドレス・ストローブ信号Ａｓに対応する）を
クロック・パルスＣＬ、　Ｋにより、１クロツク（ＱＡ
入出力、２クロツク（ＱＢ出力）３クロツク（ＱＣ出力
）分遅延させる遅延回路の機能を有する。この例ではア
ドレス・ストローブ信号Ａｓを３段階に遅延させている
が、必要に応じて数段階に設定して良い。

シフト・レジスタ２のＱＡ、ＱＢ、ＱＣ出力はそれぞれ
ゲート回路ＡＯ，Ａ１．Ａ２．Ａ３に与えられる。

ゲート回路ＡＯは、アドレス・ストローブ信号Ａｓが直
接与えられるとともにシフト・レジスタ２のＱＡ入出力
リード信号ＲＥＡＤが与えられ、メモリ・リードかつ入
出力部ライト・サイクルにおいて、１クロツク分遅れた
データ・ストローブ信号ＤＳＯを出力する。

ゲート回路Ａ１は、アドレス・ストローブ信号ＡＳ、リ
ード信号ＲＥＡＤを反転した信号、シフト・レジスタ２
のＱＡ入出力選択回路３の選択信号５Ｃ３Ｉが与えられ
、入出力部リードかつメモリ・ライト・サイクルにおけ
る、１クロック分遅れたデータ・ストローブ信号ＤＳＩ
を出力する。

ゲート回路Ａ２は、ゲート回路Ａ１と同様に、シフト・
レジスタ２のＱＢ比出力選択回路３の選。

択信号５ＤＳ２が与えられ、２クロック分遅れたデータ
・ストローブ信号１）　Ｓ　２を出力する。

ゲート回路Ａ３は、シフト・レジスタ２のＱＣ出力、選
択回路３の選択信号５ＤＳ３が与えられ、３クロック分
遅れたデータ・ストローブ信号ＤＳ３を出力する。

そして、これらのデータ・ストローブ信号ＤＳ０、ＤＳ
Ｉ、ＤＳ２．ＤＳ３の内いずれか１本が選択されて出力
ゲートＯよりデータ・ストローブＤＳとして出力される
。

以上３段階のデータ・ストローブ信号ＤＳＯ。

ＤＳＬ、ＤＳ２．ＤＳ３のいずれかを選択するのは、選
択回路３において、データ・バスＤＡＴＡＢＵＳを介し
てホスト計算機側から与えられるデータ・ビットに従う
。

さて、このように構成された本発明装置の動作を第２図
のタイムチャートを用いて説明する。

本発明装置の動作の特徴は、データ・ストローブ信号Ｄ
Ｓがアクティブとなるタイミングをプログラマブルとし
た点である。

第２図のタイムチャートは、第４図の従来例のタイムチ
ャートと対応する、入出力部リードかつメモリ・ライト
・サイクルである。

第２図のタイムチャートの例では、選択回路３によって
信号ＤＳ２を選択しているため、通常より１クロツク遅
れてデータ・ストローブ信号ＤＳが出力される。

従って、データＤＡＴＡが確定してからカラム・アドレ
ス・ストローブ信号ＣＡＳが生成され、このカラム・ア
ドレス・ストローブ信号ＣＡＳの立ち下がりによってＤ
ＲＡＭにデータ書き込みが行われ、データの同時転送が
可能となる。

更に、周辺回路の状況等によってデータ・ストローブ信
号ＤＳの出力タイミングを２クロック遅らせる（ＤＳ３
）ようにしても良い。

また、第１図の回路において１．メモリ・リードかつ入
出力部ライト・サイクルの場合は、ゲート回路ＡＯより
、ゲート回路Ａ１と同じタイミングでデータ・ストロー
ブ信号ＤＳが出力される。

このように、本発明装置では１バス・サイクルでデータ
転送を実現する。

〈発明の効果〉 以上述べたように、本発明装置によれば、１バス・サイ
クルで入出力部とＤＲＡＭ間でダイレクト・メモリ・ア
クセス転送を行うことができ、各入出力部に専用の調整
回路を設けることなく、上位からの設定でデータ・スト
ローブ信号を出力するタイミングを調整でき、簡単な構
成でダイレクト・メモリ・アクセス転送の高速化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明のダイレクト・メモリ・アクセス制御装
置の構成を表わす回路図、第２図は本発明装置の動作を
表わすタイムチャート、第３図は従来装置のシーゲンシ
ャル方式のダイレクト・メモリ・アクセスを表わすタイ
ムチャート、第４図は従来装置においてデータ同時転送
を行う場合のタイムチャート、第５図は従来のデータ同
時転送を行う場合に専用回路を設けた状態を表わす図で
ある。 １・・・Ｄフリップフロッグ回路、 ２・・・シフトレジスタ、３・・・選択回路、ＡＯ，Ａ
１．Ａ２．Ａ３・・・ゲート回路、０・・・出力ゲート
。

Claims (1)

【特許請求の範囲】
1. （１）入出力部とＤＲＡＭとの間でダイレクト・メモリ
   ・アクセスを制御するダイレクト・メモリ・アクセス制
   御装置において、アドレス・ストローブ信号を数段に遅
   延させる遅延手段と、この数段の遅延した信号のうちい
   ずれか１本をデータ・ストローブ信号として選択する選
   択手段とを設けたことを特徴とするダイレクト・メモリ
   ・アクセス制御装置。