JP3049286B2 - ジャスティフィケーション制御回路 - Google Patents
ジャスティフィケーション制御回路Info
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- JP3049286B2 JP3049286B2 JP8109602A JP10960296A JP3049286B2 JP 3049286 B2 JP3049286 B2 JP 3049286B2 JP 8109602 A JP8109602 A JP 8109602A JP 10960296 A JP10960296 A JP 10960296A JP 3049286 B2 JP3049286 B2 JP 3049286B2
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- Japan
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- frame
- ratio
- carry
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Description
【０００１】
【発明の属する技術分野】本発明は、伝送速度の異なっ
たディジタル伝送系間でディジタル情報の中継を行う際
に伝送速度差に対応したディジタル情報のけた寄せ制御
（ジャスティフィケーション制御）を行うジャスティフ
ィケーション制御回路に関する。
たディジタル伝送系間でディジタル情報の中継を行う際
に伝送速度差に対応したディジタル情報のけた寄せ制御
（ジャスティフィケーション制御）を行うジャスティフ
ィケーション制御回路に関する。
【０００２】
【従来の技術】ジャスティフィケーション制御が適用さ
れるフレームには、速度１３９２６４ｋｂｉｔ／ｓ、３
４３６８ｋｂｉｔ／ｓ、８４４８ｋｂｉｔ／ｓのものが
あり、それぞれＩＴＵ−Ｔ Ｇ．７５１，Ｇ７５１，Ｇ
７４２に定義されている。
れるフレームには、速度１３９２６４ｋｂｉｔ／ｓ、３
４３６８ｋｂｉｔ／ｓ、８４４８ｋｂｉｔ／ｓのものが
あり、それぞれＩＴＵ−Ｔ Ｇ．７５１，Ｇ７５１，Ｇ
７４２に定義されている。
【０００３】図４はこれらのうち８４４８ｋｂｉｔ／ｓ
のフレームの構造を示したものである。図４において、
Ｆはこのフレームの同期をとるためのＦＡＳビット、Ｒ
は警報転送のためのリモートアラームビット、Ｓは予備
用のスペアビット、Ｔは４本分の２０４８ｋｂｉｔ／ｓ
フレームを収容するためのトリビュタリビット、Ｃは同
期していない２０４８ｋｂｉｔ／ｓフレームを収容する
ために制御するジャスティフィケーションコントロール
ビット、Ｊはジャスティフィケーションコントロールビ
ットにより固定スタッフビット（固定値）またはトリビ
ュタリビットとされるビットである。
のフレームの構造を示したものである。図４において、
Ｆはこのフレームの同期をとるためのＦＡＳビット、Ｒ
は警報転送のためのリモートアラームビット、Ｓは予備
用のスペアビット、Ｔは４本分の２０４８ｋｂｉｔ／ｓ
フレームを収容するためのトリビュタリビット、Ｃは同
期していない２０４８ｋｂｉｔ／ｓフレームを収容する
ために制御するジャスティフィケーションコントロール
ビット、Ｊはジャスティフィケーションコントロールビ
ットにより固定スタッフビット（固定値）またはトリビ
ュタリビットとされるビットである。
【０００４】次に、ジャスティフィケーション制御回路
について説明する。ジャスティフィケーションコントロ
ールビットＣは収容するトリビュタリごと（１トリビュ
タリは２０４８ｋｂｉｔ／ｓ）に３ビットずつ設けられ
ている。ジャスティフィケーション制御回路は、フレー
ム内のこの３ビットのジャスティフィケーションコント
ロールビットＣが論理１１１である場合には、ポジティ
ブジャスティフィケーションを実行し、同一フレーム内
のビットＪを固定スタッフビットとする。一方、ジャス
ティフィケーションコントロールビットＣが論理０００
である場合は、ジャスティフィケーションを実行しない
ので同一フレーム内のビットＪをトリビュタリビットと
する。トリビュタリビット数の増減により収容する２０
４８ｋｂｉｔ／ｓフレームの速度調整をすることができ
る。その制御は４トリビュタリごとに存在し、それぞれ
独立に制御が可能である。
について説明する。ジャスティフィケーションコントロ
ールビットＣは収容するトリビュタリごと（１トリビュ
タリは２０４８ｋｂｉｔ／ｓ）に３ビットずつ設けられ
ている。ジャスティフィケーション制御回路は、フレー
ム内のこの３ビットのジャスティフィケーションコント
ロールビットＣが論理１１１である場合には、ポジティ
ブジャスティフィケーションを実行し、同一フレーム内
のビットＪを固定スタッフビットとする。一方、ジャス
ティフィケーションコントロールビットＣが論理０００
である場合は、ジャスティフィケーションを実行しない
ので同一フレーム内のビットＪをトリビュタリビットと
する。トリビュタリビット数の増減により収容する２０
４８ｋｂｉｔ／ｓフレームの速度調整をすることができ
る。その制御は４トリビュタリごとに存在し、それぞれ
独立に制御が可能である。
【０００５】このポジティブジャスティフィケーション
を実行する比率は、ジャスティフィケーションレシオと
呼ばれ、公称ジャスティフィケーションレシオは８４４
８ｋｂｉｔ／ｓの場合には０．４２４である。収容する
２０４８ｋｂｉｔ／ｓのフレームの速度は、ジャスティ
フィケーションレシオを変更することにより調整するこ
とができる。
を実行する比率は、ジャスティフィケーションレシオと
呼ばれ、公称ジャスティフィケーションレシオは８４４
８ｋｂｉｔ／ｓの場合には０．４２４である。収容する
２０４８ｋｂｉｔ／ｓのフレームの速度は、ジャスティ
フィケーションレシオを変更することにより調整するこ
とができる。
【０００６】従来行われていたジャスティフィケーショ
ン制御方法は、任意のジャスティフィケーションレシオ
でジャスティフィケーション制御を実行するものではあ
るが、一定長の区間は連続的にジャスティフィケーショ
ン制御を実行し、別の区間はジャスティフィケーション
を実行しない、という具合に区間単位でジャスティフィ
ケーションを実行するものであった。
ン制御方法は、任意のジャスティフィケーションレシオ
でジャスティフィケーション制御を実行するものではあ
るが、一定長の区間は連続的にジャスティフィケーショ
ン制御を実行し、別の区間はジャスティフィケーション
を実行しない、という具合に区間単位でジャスティフィ
ケーションを実行するものであった。
【０００７】図３は、このような任意のジャスティフィ
ケーションレシオでジャスティフィケーションを実行す
る従来のジャステフィケーション制御回路の一例を示す
ブロック図である。フレーム信号４Ａは、１フレームご
とに１パルスずつ出力される信号である。フレームカウ
ンタ４は、このフレーム信号４Ａをカウントし、所定数
のカウント（すなわち、所定フレーム数のカウント）を
行う毎にキャリー４Ｂを発生する。イネーブル区間設定
バッファ５は、ポジティブジャスティフィケーションを
実行する区間の値を記憶する。このイネーブル区間設定
バッファ５の記憶内容を書き換えることにより、ポジテ
ィブジャスティフィケーションを実行する区間の長さを
任意に変化させることができる。
ケーションレシオでジャスティフィケーションを実行す
る従来のジャステフィケーション制御回路の一例を示す
ブロック図である。フレーム信号４Ａは、１フレームご
とに１パルスずつ出力される信号である。フレームカウ
ンタ４は、このフレーム信号４Ａをカウントし、所定数
のカウント（すなわち、所定フレーム数のカウント）を
行う毎にキャリー４Ｂを発生する。イネーブル区間設定
バッファ５は、ポジティブジャスティフィケーションを
実行する区間の値を記憶する。このイネーブル区間設定
バッファ５の記憶内容を書き換えることにより、ポジテ
ィブジャスティフィケーションを実行する区間の長さを
任意に変化させることができる。
【０００８】イネーブルカウンタ６は、フレームカウン
タ４から出力されるキャリー４Ｂをカウントするカウン
タであり、イネーブル区間設定バッファ５の記憶値５Ｃ
に相当するカウントを行う毎にキャリー６Ａを発生し、
カウントを停止する。イネーブル制御部７は、フレーム
カウンタ４によってキャリー４Ｂが出力されてからイネ
ーブルカウンタ６によってキャリー６Ａが出力されるま
での区間、イネーブル信号７Ａを発生する回路である。
フレーム構成回路８は、このイネーブル信号７Ａによっ
てイネーブル状態とされたフレームのみについてポジテ
ィブジャスティフィケーションを実行し、フレーム構成
データ８Ａを得る。
タ４から出力されるキャリー４Ｂをカウントするカウン
タであり、イネーブル区間設定バッファ５の記憶値５Ｃ
に相当するカウントを行う毎にキャリー６Ａを発生し、
カウントを停止する。イネーブル制御部７は、フレーム
カウンタ４によってキャリー４Ｂが出力されてからイネ
ーブルカウンタ６によってキャリー６Ａが出力されるま
での区間、イネーブル信号７Ａを発生する回路である。
フレーム構成回路８は、このイネーブル信号７Ａによっ
てイネーブル状態とされたフレームのみについてポジテ
ィブジャスティフィケーションを実行し、フレーム構成
データ８Ａを得る。
【０００９】次に、このジャステフィケーション制御回
路の動作を説明する。例えばジャスティフィケーション
レシオの少数点第３位までを可変とするためには、１０
００フレーム当たり、ジャスティフィケーションレシオ
を１０００倍した回数分だけポジティブジャスティフィ
ケーションを実行することができればよい。
路の動作を説明する。例えばジャスティフィケーション
レシオの少数点第３位までを可変とするためには、１０
００フレーム当たり、ジャスティフィケーションレシオ
を１０００倍した回数分だけポジティブジャスティフィ
ケーションを実行することができればよい。
【００１０】そこで、フレームカウンタ４により、１０
００フレームごとにキャリー４Ｂを発生し、このキャリ
ー４Ｂによりイネーブルカウンタ６の値をリセットし、
イネーブルカウンタ６によるカウントを開始する。イネ
ーブル区間設定バッファ５には、ジャスティフィケーシ
ョンレシオを１０００倍した値であるイネーブル区間値
５Ａをイネーブルセット信号５Ｂにより記憶しておき、
記憶値５Ｃとしてイネーブルカウンタ６に供給する。そ
して、この記憶値５Ｃに相当する回数分イネーブルカウ
ンタ６がカウントすると、イネーブルカウンタ６は、キ
ャリー６Ａを発生しカウントを停止する。
００フレームごとにキャリー４Ｂを発生し、このキャリ
ー４Ｂによりイネーブルカウンタ６の値をリセットし、
イネーブルカウンタ６によるカウントを開始する。イネ
ーブル区間設定バッファ５には、ジャスティフィケーシ
ョンレシオを１０００倍した値であるイネーブル区間値
５Ａをイネーブルセット信号５Ｂにより記憶しておき、
記憶値５Ｃとしてイネーブルカウンタ６に供給する。そ
して、この記憶値５Ｃに相当する回数分イネーブルカウ
ンタ６がカウントすると、イネーブルカウンタ６は、キ
ャリー６Ａを発生しカウントを停止する。
【００１１】イネーブル制御部７は、フレームカウンタ
４によってキャリー４Ｂが出力されてからイネーブルカ
ウンタ６によってキャリー６Ａが出力されるまでの区
間、ポジティブジャスティフィケーションを実行するた
めのイネーブル信号７Ａを発生する。フレーム構成回路
８Ａは、イネーブル制御部７からのイネーブル信号７Ａ
によってイネーブル状態とされたフレームについて、ジ
ャスティフィケーションコントロールビットＣを論理１
にし、ビットＪを固定スタッフビットとすることにより
ポジティブジャスティフィケーションを実行する。一
方、イネーブル信号７Ａによってイネーブル状態とされ
ないフレームについては、ジャスティフィケーションを
実行しないため、ジャスティフィケーションコントロー
ルビットＣを論理０にし、ビットＪは、トリビュタリビ
ットにする。そして、その他のＦＡＳビット、アラーム
ビット等を合成し、フレーム構成データ８Ａとして出力
する。
４によってキャリー４Ｂが出力されてからイネーブルカ
ウンタ６によってキャリー６Ａが出力されるまでの区
間、ポジティブジャスティフィケーションを実行するた
めのイネーブル信号７Ａを発生する。フレーム構成回路
８Ａは、イネーブル制御部７からのイネーブル信号７Ａ
によってイネーブル状態とされたフレームについて、ジ
ャスティフィケーションコントロールビットＣを論理１
にし、ビットＪを固定スタッフビットとすることにより
ポジティブジャスティフィケーションを実行する。一
方、イネーブル信号７Ａによってイネーブル状態とされ
ないフレームについては、ジャスティフィケーションを
実行しないため、ジャスティフィケーションコントロー
ルビットＣを論理０にし、ビットＪは、トリビュタリビ
ットにする。そして、その他のＦＡＳビット、アラーム
ビット等を合成し、フレーム構成データ８Ａとして出力
する。
【００１２】
【発明が解決しようとする課題】ところで、上述した従
来のジャスティフィケーション制御回路は、ジャスティ
フィケーションレシオ値を可変とすべく、一定区間ごと
にポジティブジャスティフィケーションを実行する区間
を設ける制御方法を採用しているため、ジャスティフィ
ケーション制御がバースト状に実行されることとなる。
しかし、実際に収容するフレームの速度は一定であるた
め、ジャスティフィケーション制御は、常に一定のレシ
オで連続的かつ均一に実行されるべきである。
来のジャスティフィケーション制御回路は、ジャスティ
フィケーションレシオ値を可変とすべく、一定区間ごと
にポジティブジャスティフィケーションを実行する区間
を設ける制御方法を採用しているため、ジャスティフィ
ケーション制御がバースト状に実行されることとなる。
しかし、実際に収容するフレームの速度は一定であるた
め、ジャスティフィケーション制御は、常に一定のレシ
オで連続的かつ均一に実行されるべきである。
【００１３】この発明は、かかる要請に応えるべくなさ
れたものであり、ジャスティフィケーションレシオ値が
可変であり、しかもジャスティフィケーション制御を常
に一定のレシオで連続的かつ均一に実行することができ
るジャスティフィケーション制御回路を提供することを
目的としている。
れたものであり、ジャスティフィケーションレシオ値が
可変であり、しかもジャスティフィケーション制御を常
に一定のレシオで連続的かつ均一に実行することができ
るジャスティフィケーション制御回路を提供することを
目的としている。
【００１４】
【課題を解決するための手段】この発明は、可変のジャ
スティフィケーションレシオ値を記憶する書換え可能な
ジャスティフィケーションレシオ記憶部と、前記ジャス
ティフィケーションレシオ記憶部に記憶されている値を
フレーム信号毎に積算し、整数への桁上げごとにジャス
ティフィケーションイネーブル信号を出力するアダー
と、前記ジャスティフィケーションイネーブル信号によ
り、フレームを構成するジャスティフィケーションコン
トロールビットと該ジャスティフィケーションコントロ
ールビットによって固定スタッフビットまたはトリビュ
タリビットとされるビットを制御するフレーム構成回路
とを具備することを特徴とするジャスティフィケーショ
ン制御回路を要旨とする。
スティフィケーションレシオ値を記憶する書換え可能な
ジャスティフィケーションレシオ記憶部と、前記ジャス
ティフィケーションレシオ記憶部に記憶されている値を
フレーム信号毎に積算し、整数への桁上げごとにジャス
ティフィケーションイネーブル信号を出力するアダー
と、前記ジャスティフィケーションイネーブル信号によ
り、フレームを構成するジャスティフィケーションコン
トロールビットと該ジャスティフィケーションコントロ
ールビットによって固定スタッフビットまたはトリビュ
タリビットとされるビットを制御するフレーム構成回路
とを具備することを特徴とするジャスティフィケーショ
ン制御回路を要旨とする。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１は、本発明の一実施形
態によるジャスティフィケーション制御回路の構成を示
すブロック図である。
施の形態について説明する。図１は、本発明の一実施形
態によるジャスティフィケーション制御回路の構成を示
すブロック図である。
【００１６】図１において、フレーム信号２Ａは、１フ
レームごとに１パルスずつ出力される信号である。ジャ
スティフィケーションレシオ設定バッファ１は、可変の
ジャスティフィケーションレシオ値１Ａの小数部１Ｃを
記憶する。アダー２は、ジャスティフィケーションレシ
オ設定バッファ１に記憶されたレシオ値１Ｃをフレーム
信号２Ａが供給される毎に積算する手段であり、この積
算により整数への桁上げがある毎にキャリー２Ｂを発生
する。フレーム構成回路３は、アダー２からキャリー２
Ｂが出力されるときに到来するフレームのみについてポ
ジティブジャスティフィケーションを実行し、フレーム
構成データ３Ａを得る回路である。
レームごとに１パルスずつ出力される信号である。ジャ
スティフィケーションレシオ設定バッファ１は、可変の
ジャスティフィケーションレシオ値１Ａの小数部１Ｃを
記憶する。アダー２は、ジャスティフィケーションレシ
オ設定バッファ１に記憶されたレシオ値１Ｃをフレーム
信号２Ａが供給される毎に積算する手段であり、この積
算により整数への桁上げがある毎にキャリー２Ｂを発生
する。フレーム構成回路３は、アダー２からキャリー２
Ｂが出力されるときに到来するフレームのみについてポ
ジティブジャスティフィケーションを実行し、フレーム
構成データ３Ａを得る回路である。
【００１７】次に、本実施形態の動作について説明す
る。本実施形態は、一般的にレシオ（比率）の値を積算
していくと整数への桁上げが生じ、その桁上げの回数と
積算回数との関係がレシオ（比率）に等しくなることを
利用している。ジャスティフィケーションレシオ設定バ
ッファ１は、ジャスティフィケーションレシオ値１Ａを
可変とするために設けたバッファであり、ジャスティフ
ィケーションレシオ値の小数部をレシオセット信号１Ｂ
により記憶し、記憶値１Ｃとして出力する。
る。本実施形態は、一般的にレシオ（比率）の値を積算
していくと整数への桁上げが生じ、その桁上げの回数と
積算回数との関係がレシオ（比率）に等しくなることを
利用している。ジャスティフィケーションレシオ設定バ
ッファ１は、ジャスティフィケーションレシオ値１Ａを
可変とするために設けたバッファであり、ジャスティフ
ィケーションレシオ値の小数部をレシオセット信号１Ｂ
により記憶し、記憶値１Ｃとして出力する。
【００１８】ジャスティフィケーションレシオ設定バッ
ファ１から出力される記憶値１Ｃは、フレーム信号２Ａ
が発生される毎にアダー２によって積算され、整数への
桁上げがある毎にキャリー２Ｂが発生される。フレーム
構成回路３は、アダー２からキャリー２Ｂが発生される
ことにより、その時点におけるフレームについて、ジャ
スティフィケーションコントロールビットＣを論理１に
し、ビットＪを固定スタッフビットとすることにより
（図４参照）、ポジティブジャスティフィケーションを
実行する。一方、キャリー２Ｂが発生されないときのフ
レームについては、ポジティブジャスティフィケーショ
ンを実行しないため、ジャスティフィケーションコント
ロールビットＣを論理０にし、ビットＪは、トリビュタ
リビットにする。そして、その他のＦＡＳビット、アラ
ームビット等を合成し、フレーム構成データ３Ａとして
出力する。
ファ１から出力される記憶値１Ｃは、フレーム信号２Ａ
が発生される毎にアダー２によって積算され、整数への
桁上げがある毎にキャリー２Ｂが発生される。フレーム
構成回路３は、アダー２からキャリー２Ｂが発生される
ことにより、その時点におけるフレームについて、ジャ
スティフィケーションコントロールビットＣを論理１に
し、ビットＪを固定スタッフビットとすることにより
（図４参照）、ポジティブジャスティフィケーションを
実行する。一方、キャリー２Ｂが発生されないときのフ
レームについては、ポジティブジャスティフィケーショ
ンを実行しないため、ジャスティフィケーションコント
ロールビットＣを論理０にし、ビットＪは、トリビュタ
リビットにする。そして、その他のＦＡＳビット、アラ
ームビット等を合成し、フレーム構成データ３Ａとして
出力する。
【００１９】図２は、本実施形態におけるジャスティフ
ィケーションレシオ設定バッファ１とアダー２の構成例
を示すブロック図である。この例では、ジャスティフィ
ケーションレシオの小数点第１位までを可変としてい
る。図２に示す構成においては、図１におけるジャステ
ィフィケーションレシオ設定バッファ１に相当するもの
としてフリップフロップ１Ｄを使用し、アダー２に相当
するものとして十進アダー２Ｃを使用している。フリッ
プフロップ１Ｄは、可変のジャスティフィケーションレ
シオ値１Ａの小数点第１位までの部分１Ｃを記憶する。
十進アダー２Ｃは、フレーム信号２Ａごとにフリップフ
ロップ１Ｄに記憶されたレシオ値１Ｃを積算する。
ィケーションレシオ設定バッファ１とアダー２の構成例
を示すブロック図である。この例では、ジャスティフィ
ケーションレシオの小数点第１位までを可変としてい
る。図２に示す構成においては、図１におけるジャステ
ィフィケーションレシオ設定バッファ１に相当するもの
としてフリップフロップ１Ｄを使用し、アダー２に相当
するものとして十進アダー２Ｃを使用している。フリッ
プフロップ１Ｄは、可変のジャスティフィケーションレ
シオ値１Ａの小数点第１位までの部分１Ｃを記憶する。
十進アダー２Ｃは、フレーム信号２Ａごとにフリップフ
ロップ１Ｄに記憶されたレシオ値１Ｃを積算する。
【００２０】なお、図２の構成では、ジャスティフィケ
ーションレシオの小数点第１位までを可変とする場合に
ついて説明したが、フリップフロップ１Ｄにおけるジャ
スティフィケーションレシオの小数点以下の記憶容量と
十進アダー２Ｃの積算桁数を増やすことにより、より細
かなジャスティフィケーションレシオでジャスティフィ
ケーション制御が可能となる。
ーションレシオの小数点第１位までを可変とする場合に
ついて説明したが、フリップフロップ１Ｄにおけるジャ
スティフィケーションレシオの小数点以下の記憶容量と
十進アダー２Ｃの積算桁数を増やすことにより、より細
かなジャスティフィケーションレシオでジャスティフィ
ケーション制御が可能となる。
【００２１】
【発明の効果】以上説明したように、本発明によるジャ
スティフィケーション制御回路は、アダーによりジャス
ティフィケーションレシオ値を積算する回路にしたた
め、ジャスティフィケーションレシオ設定値の比率で均
一にジャスティフィケーション制御をすることができる
という効果を有する。
スティフィケーション制御回路は、アダーによりジャス
ティフィケーションレシオ値を積算する回路にしたた
め、ジャスティフィケーションレシオ設定値の比率で均
一にジャスティフィケーション制御をすることができる
という効果を有する。
【図１】この発明の一実施形態によるジャスティフィケ
ーション制御回路の構成を示すブロック図である。
ーション制御回路の構成を示すブロック図である。
【図２】同実施形態の具体的回路例を示す図である。
【図３】従来技術のブロック図である。
【図４】８４４８ｋｂｉｔ／ｓのフレーム構成を示す図
である。
である。
【符号の説明】 １ ジャスティフィケーションレシオ設定バッファ ２ アダー ３ フレーム構成回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00
Claims (1)
- 【請求項１】 可変のジャスティフィケーションレシオ
値を記憶する書換え可能なジャスティフィケーションレ
シオ記憶部と、 前記ジャスティフィケーションレシオ記憶部に記憶され
ている値をフレーム信号毎に積算し、整数への桁上げご
とにジャスティフィケーションイネーブル信号を出力す
るアダーと、 前記ジャスティフィケーションイネーブル信号により、
フレームを構成するジャスティフィケーションコントロ
ールビットと該ジャスティフィケーションコントロール
ビットによって固定スタッフビットまたはトリビュタリ
ビットとされるビットを制御するフレーム構成回路とを
具備することを特徴とするジャスティフィケーション制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109602A JP3049286B2 (ja) | 1996-04-30 | 1996-04-30 | ジャスティフィケーション制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109602A JP3049286B2 (ja) | 1996-04-30 | 1996-04-30 | ジャスティフィケーション制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298520A JPH09298520A (ja) | 1997-11-18 |
| JP3049286B2 true JP3049286B2 (ja) | 2000-06-05 |
Family
ID=14514450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109602A Expired - Lifetime JP3049286B2 (ja) | 1996-04-30 | 1996-04-30 | ジャスティフィケーション制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049286B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653054B2 (ja) * | 2006-10-04 | 2011-03-16 | 日本電信電話株式会社 | フレームマッピング方法および回路 |
| JP4519116B2 (ja) * | 2006-10-04 | 2010-08-04 | 日本電信電話株式会社 | クロック偏差検出方法および装置ならびにフレームマッピング回路 |
| JP4531030B2 (ja) * | 2006-10-04 | 2010-08-25 | 日本電信電話株式会社 | ジャスティフィケーション制御処理方法および回路ならびにデータ再整列方法および回路 |
-
1996
- 1996-04-30 JP JP8109602A patent/JP3049286B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298520A (ja) | 1997-11-18 |
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