JP2000049250A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000049250A
JP2000049250A JP10215633A JP21563398A JP2000049250A JP 2000049250 A JP2000049250 A JP 2000049250A JP 10215633 A JP10215633 A JP 10215633A JP 21563398 A JP21563398 A JP 21563398A JP 2000049250 A JP2000049250 A JP 2000049250A
Authority
JP
Japan
Prior art keywords
insulating substrate
wiring layer
region
semiconductor chip
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10215633A
Other languages
English (en)
Inventor
Hiroyuki Nomichi
宏行 野路
Koichi Fukuda
浩一 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP10215633A priority Critical patent/JP2000049250A/ja
Priority to US09/363,033 priority patent/US6278128B1/en
Publication of JP2000049250A publication Critical patent/JP2000049250A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Abstract

(57)【要約】 【課題】外部接続用のバンプが形成される領域に損傷な
どを与えず、パッケージの信頼性を損なうことなく、パ
ッケージのデバイス特性を測定することができる、チッ
プサイズとほぼ同サイズの外形を有し、外部接続用の端
子が２次元エリア状に形成された半導体装置を提供す
る。 【解決手段】半導体回路が形成されたチップ２の表面に
パッド４が配置され、チップ２上には有機系基板６が形
成される。有機系基板６上にはボンディング用領域１０
ａが形成され、このボンディング用領域１０ａとパッド
４とがワイヤ１４により接続される。有機系基板６上に
はボンディング用領域１０ａに接続された外部接続用の
バンプ形成用領域１０ｂが形成され、さらに有機系基板
６上にはボンディング用領域１０ａとバンプ形成用領域
１０ｂに接続された検査用パッド１０ｃが形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体回路が形成
された半導体チップのサイズとほぼ同等の外形を有し、
外部接続用の端子が２次元エリア状に形成された半導体
装置に関するものである。
【０００２】
【従来の技術】近年、システムの性能向上のため、半導
体デバイスのロジック規模等における大容量化、高速化
が要求されている。このため、半導体回路が形成された
半導体チップ（以下チップ）を封入するパッケージに対
しても、多ピン化、電気特性（負荷特性）の向上が必須
となってきている。
【０００３】従来のＳＯＰ、ＱＦＰなどのパッケージで
は、チップのパッドからリードフレームにワイヤボンデ
ィングを行うため、そのリードフレームの形状により電
気特性が決定される。リードフレームはある程度長くな
るため、低インダクタンス化が困難である。
【０００４】そこで、パッケージの多ピン化、電気特性
の向上を実現するために、チップサイズとほぼ同サイズ
の外形を有し、ワイヤボンディングを用いずに２次元エ
リア状に形成されたバンプ（ボール）により外部のプリ
ント基板などに実装可能なパッケージが開発されてい
る。
【０００５】図１２（ａ）は、従来の前記パッケージの
平面図であり、図１２（ｂ）は平面図中の前記パッケー
ジをＡ−Ａ′で切断したときの断面図である。この図１
２に示すパッケージは、チップのセンター付近にパッド
を配置したセンタパッドデバイスであり、次のように構
成されている。
【０００６】図１２に示すように、半導体回路が形成さ
れたチップ１００のセンター付近にはパッド１０２が配
置されている。チップ１００上には、このパッド１０２
を露出するように開口された開口部１０４を持つ、イン
ターポーザと呼ばれる有機系基板１０６が形成される。
さらに、有機系基板１０６上には、図１２に示すような
配線１０８が形成される。配線１０８上には、有機系基
板１１０が形成される。この有機系基板１１０は、前記
開口部１０４、配線１０８上のボンディング用の領域１
１１、及び配線１０８上のバンプ形成用の領域１１２を
露出するように開口されている。一般的に、前記有機系
基板１０６、１１０にはポリイミド膜が使われる。
【０００７】前記パッド１０２と前記ボンディング用の
領域１１１の間には、これらを接続するワイヤ１１４が
ボンディングされる。前記開口部１０４には、ワイヤ１
１４及びその接続部を覆い保護するための絶縁膜１１
６、例えば、一般的にモールド樹脂が形成されている。
さらに、前記配線１０８のバンプ形成用の領域１１２に
は、バンプ１１８が形成されている。
【０００８】このように図１２に示すような構造のパッ
ケージでは、チップ１００のパッド１０２から外部接続
端子であるバンプ１１８までの距離を短くできるため、
パッドと外部接続端子間が従来のリードフレームを用い
たパッケージより、低インダクタンスとなる。このた
め、このパッケージは高速動作に対応可能である。ま
た、バンプ１１８をマトリクス状に配置できるため、多
ピン化を容易に実現することができる。
【０００９】次に、図１２に示すように構成されたパッ
ケージに対して、良品の選別や各種特性の測定を行う場
合について説明する。前記パッケージに対する選別や測
定は、従来と同じ次のような方法で行われている。
【００１０】通常、バンプ１１８の信頼性を損なわない
ように、パッケージをテストキャリアと呼ばれる補助ソ
ケットにセットし、測定が行われる。しかし、この場
合、そのテストキャリアの信号線を接続する部分にイン
ダクタンスが存在するため、その測定結果はパッケージ
単体の特性より劣化する。
【００１１】また、測定による特性を重視する場合に
は、テストボード上のインピーダンス整合された配線の
露出部に、パッケージのバンプ１１８を接触させること
により、測定が行われる。この測定では、パッケージの
バンプ１１８部分を除き、その他の接続部分はインピー
ダンス整合されているため、ほぼ正確なパッケージ単体
の特性を得ることができる。しかし、バンプ１１８を配
線に押しつけるため、バンプ１１８に接触傷ができパッ
ケージの信頼性に悪影響を及ぼす場合がある。
【００１２】そこで、バンプ１１８に接触傷をつけずに
本来のパッケージの特性を測定する手法として、最終的
にパッケージにバンプ１１８を形成する前に、バンプ形
成用のパッドにメンブレンプローブカードのバンプを接
続し測定する手法が用いられている。メンブレンプロー
ブカードは、ポリイミド系の有機系基板中に配線層と接
地電位層を対峙するように配置することにより、前記配
線層のインピーダンス整合を保ち、配線層上に接続用の
バンプを形成したものである。このメンブレンプローブ
カードの場合、バンプの部分のみがインピーダンス不整
合となる。しかし、バンプの高さが数十μｍと短いた
め、ほとんどインピーダンス不整合がないのと同じにな
り、ほぼ本来のパッケージの特性が測定できる。さら
に、この測定手法では、パッケージに形成するバンプ長
とメンブレンプローブカードのバンプ長がほぼ等価な
ら、より本来のパッケージに近い特性が測定できる。
【００１３】
【発明が解決しようとする課題】しかしながら、パッケ
ージにバンプ１１８を形成する前に、バンプ形成用の領
域１１２にメンブレンプローブカードのバンプを接触さ
せて、特性の測定を行う場合には、バンプ形成用の領域
１１２に接触傷が生じる。このとき、接触傷ができると
きの削りかす等、接触時に発生する汚染物（コンタミネ
ート）がバンプ形成用の領域１１２に付着する。この汚
染物の付着によって、バンプ形成用の領域１１２とバン
プ１１８との密着性が悪くなり、パッケージの信頼性が
損なわれてしまう。
【００１４】そこでこの発明は、前記課題を解決するた
めになされたものであり、外部接続用のバンプが形成さ
れる領域に損傷などを与えず、パッケージの信頼性を損
なうことなく、パッケージのデバイス特性を測定するこ
とができる、チップサイズとほぼ同サイズの外形を有
し、外部接続用の端子が２次元エリア状に形成された半
導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、半導体回路が形成さ
れた半導体チップと、前記半導体チップの表面に形成さ
れた第１のボンディングパッドと、前記半導体チップ上
に形成された第１の絶縁基板と、前記第１の絶縁基板上
に形成された配線層と、前記第１の絶縁基板上及び前記
配線層上に形成された第２の絶縁基板と、前記第２の絶
縁基板が開口され、前記配線層の表面の一部が露出され
た第１の領域と、前記第１の領域と前記第１のボンディ
ングパッドとを接続するワイヤと、前記第２の絶縁基板
が開口され、前記配線層の表面の一部が露出された第２
の領域と、前記第２の絶縁基板が開口され、前記配線層
の表面の一部が露出された第３の領域とを具備すること
を特徴とする。
【００１６】また、この発明に係る半導体装置は、半導
体回路が形成された半導体チップと、前記半導体チップ
の表面に形成された第１のボンディングパッドと、前記
半導体チップ上に形成された第１の絶縁基板と、前記第
１の絶縁基板上に形成された配線層と、前記第１の絶縁
基板上及び前記配線層上に形成された第２の絶縁基板
と、前記第２の絶縁基板が開口され、前記配線層の表面
の一部が露出された第１の領域と、前記第１の領域と前
記第１のボンディングパッドとを接続するワイヤと、前
記第２の絶縁基板が開口され、前記配線層の表面の一部
が露出された第２の領域と、前記第２の領域上に形成さ
れるバンプとを具備し、前記第２の領域上には前記バン
プが形成されない領域が所定幅以上存在することを特徴
とする。
【００１７】また、この発明に係る半導体装置は、半導
体回路が形成された半導体チップと、前記半導体チップ
上に形成された第１のボンディングパッドと、前記第１
のボンディングパッドを含む前記半導体チップの表面の
一部が露出するように開口されて前記半導体チップ上に
形成された第１の絶縁基板と、前記第１の絶縁基板上に
形成された配線層と、前記第１の絶縁基板上及び前記配
線層上に形成された第２の絶縁基板と、前記第２の絶縁
基板が開口され、前記配線層の表面の一部が露出されて
なる前記配線層の第１の領域と、前記第１の領域と前記
第１のボンディングパッドとを接続するワイヤと、前記
第１の絶縁基板が開口され露出された前記第１のボンデ
ィングパッドを含む前記半導体チップの表面と前記ワイ
ヤと前記第１の領域を覆うように形成された絶縁体樹脂
と、前記第２の絶縁基板が開口され、前記配線層の表面
の一部が露出されてなる前記配線層の第２の領域と、前
記第２の絶縁基板が開口され、前記配線層の表面の一部
が露出されてなる前記配線層の第３の領域とを具備する
ことを特徴とする。
【００１８】また、この発明に係る半導体装置は、半導
体回路が形成された半導体チップと、前記半導体チップ
上に形成された第１のボンディングパッドと、前記第１
のボンディングパッドを含む前記半導体チップの表面の
一部が露出するように開口されて前記半導体チップ上に
形成された第１の絶縁基板と、前記第１の絶縁基板上に
形成された配線層と、前記第１の絶縁基板上及び前記配
線層上に形成された第２の絶縁基板と、前記第２の絶縁
基板が開口され、前記配線層の表面の一部が露出されて
なる前記配線層の第１の領域と、前記第１の領域と前記
第１のボンディングパッドとを接続するワイヤと、前記
第１の絶縁基板が開口され露出された前記第１のボンデ
ィングパッドを含む前記半導体チップの表面と前記ワイ
ヤと前記第１の領域を覆うように形成された絶縁体樹脂
と、前記第２の絶縁基板が開口され、前記配線層の表面
の一部が露出されてなる前記配線層の第２の領域と、前
記第２の領域上に形成されるバンプとを具備し、前記第
２の領域上には前記バンプが形成されない領域が所定幅
以上存在することを特徴とする。
【００１９】また、さらにこの発明に係る半導体装置
は、前記半導体チップ上に形成され、基準レベルに接続
された第２のボンディングパッドと、前記第２のボンデ
ィングパッドにワイヤにより接続された第１の配線層
と、前記半導体チップ上に形成された冗長回路と、前記
冗長回路の入力ノードが接続された第３のボンディング
パッドと、前記第３のボンディングパッドにワイヤによ
り接続された第２の配線層と、前記第１の配線層と前記
第２の配線層との間に設けられ、前記第１、第２の配線
層間を切断可能なヒューズ手段とを具備することを特徴
とする。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態の半導体装置について説明する。図１（ａ）
は、この発明の第１の実施の形態のパッケージの構成を
示す平面図である。図１（ｂ）は、平面図中の前記パッ
ケージをＡ−Ａ′で切断したときの断面図であり、図１
（ｃ）は、平面図中の前記パッケージをＢ−Ｂ′で切断
したときの断面図である。図１に示すパッケージは、チ
ップのセンター付近に、半導体回路の端子であるパッド
を配置したセンタパッドデバイスである。
【００２１】図１に示すように、半導体回路が形成され
たチップ２のセンター付近には、半導体回路の端子であ
るパッド４が配置されている。チップ２上には、インタ
ーポーザと呼ばれる有機系基板６が形成されており、こ
の有機系基板６には前記パッド４を露出するために開口
部８が形成されている。
【００２２】さらに、有機系基板６上には、図１に示す
ような配線１０が形成される。この配線１０は、チップ
２のセンター側のパッド４の近傍に、ワイヤをボンディ
ングするためのボンディング用領域１０ａを有し、チッ
プ２の周辺側にバンプを形成するためのバンプ形成用領
域１０ｂを有する。
【００２３】そして、これらボンディング用領域１０ａ
とバンプ形成用領域１０ｂとの間の配線１０には、検査
時の接続に用いられる矩形状の検査用パッド領域１０ｃ
が形成されている。この検査用パッド領域１０ｃは、バ
ンプ形成用領域１０ｂの近傍に設けられており、チップ
２の良品、不良品の選別や、特性の評価等を行う場合
に、測定装置の針やバンプなどが接続される検査専用の
パッドである。
【００２４】前記配線１０上には、ボンディング用領域
１０ａ、開口部８、バンプ形成用領域１０ｂ、及び検査
用パッド領域１０ｃが露出するように開口された有機系
基板１２が形成されている。一般的に、前記有機系基板
６、１２にはポリイミド膜が使われる。
【００２５】また、前記パッド４と前記ボンディング用
領域１０ａとの間には、これらを電気的に接続するワイ
ヤ１４がボンディングされる。そして、ワイヤ１４がボ
ンディングされた開口部８付近には、ワイヤ１４及びチ
ップ２表面を覆い封止して保護するための絶縁膜１６、
例えば、一般的にモールド樹脂が形成されている。さら
に、配線１０のバンプ形成用領域１０ｂには、外部のプ
リント基板などに接続するためのハンダや金（Ａｕ）な
どからなるバンプ１８が形成されている。
【００２６】次に、図１に示すように構成されたパッケ
ージに対して、良品の選別や各種特性の測定を行う場合
について説明する。この第１の実施の形態のパッケージ
に対して、良品の選別や各種特性の測定を行う場合に
は、検査用パッド領域１０ｃに測定機器側の端子を接続
する。このような測定では、検査用パッド領域１０ｃに
接触傷が付く。しかし、検査用パッド領域１０ｃは、検
査時にだけ専用に使用されるパッドであるため、この接
触傷がパッケージの信頼性に影響を与えるようなことは
ない。
【００２７】また、図２に示すように、パッケージのバ
ンプ形成用領域１０ｂにバンプ１８を形成する前に、測
定機器側の端子であるメンブレンプローブカード１９の
バンプ２０を検査用パッド領域１０ｃに接続して測定を
行ってもよい。前記メンブレンプローブカード１９は、
ポリイミド膜２２中に、接地電位層２４と信号配線層２
６とを対向するように配置し、信号配線層２６の負荷を
調整して一定のインピーダンスに調整できるようにした
ものである。
【００２８】このようなメンブレンプローブカードを用
いた測定では、同様に検査用パッド領域１０ｃに接触傷
が付くが、この接触傷がパッケージの信頼性に影響を与
えるようなことはない。さらに、メンブレンプローブカ
ードでは、信号配線層２６の負荷を調整して一定のイン
ピーダンスに調整できるため、メンブレンプローブカー
ド１９のバンプ２０の部分のみがインピーダンス不整合
となる。しかし、バンプ２０の高さが数十μｍと短いた
め、ほとんどインピーダンス不整合がないのと同じにな
り、本来のパッケージの特性が測定できる。
【００２９】この第１の実施の形態のパッケージでは、
良品の選別や各種特性の測定を行うためのメンブレンプ
ローブカード１９の接続は、外部接続用のバンプ１８が
形成されるパッド１０ｂとは異なる検査用パッド領域１
０ｃに行われる。このため、バンプ形成用領域１０ｂに
損傷が生じることはない。よって、バンプ形成用領域１
０ｂとバンプ１８の密着性が悪くなるなどにより、パッ
ケージの信頼性が損なわれることはない。
【００３０】さらに、前記メンブレンプローブカードを
用いた測定方法を用いることにより、測定機器とパッケ
ージとを接続する配線において、インピーダンス不整合
となる配線部分を短くすることができ、最終的な製品と
してのパッケージとほぼ同じ負荷にすることができる。
これにより、最終的な製品としてのパッケージの特性を
測定することができる。すなわち、メンブレンプローブ
カードを用いた測定方法では接続部近傍までインピーダ
ンス整合が取れているので、より実装時と同等の環境で
パッケージを評価することができる。
【００３１】なお、前述のようにバンプ形成前に良品の
選別や各種特性の測定を実施すれば、バンプ形成後の検
査工程を省略できるため、検査工程によってバンプ１８
が接触傷などのダメージを受けるのを低減できる。
【００３２】また、ウェハ状態でウェハ径と同じインタ
ーポーザを貼り付け、ワイヤを接続して樹脂封入する製
造工程を経るパッケージでは、通常のウェハ評価手法と
測定装置を用いて検査できるため、検査工程のスループ
ットが上がり、かつ最終的な製品としてのデバイス特性
も測定できる。
【００３３】なお、バンプ形成後に検査工程を実施する
場合においても、測定専用に設けた検査用パッド領域１
０ｃを使用することにより、形成されたバンプ１８への
ダメージを低減することができる。
【００３４】以上説明したようにこの第１の実施の形態
によれば、外部接続用のバンプが形成されるパッド（領
域）に損傷を与えずに、パッケージの信頼性を損なうこ
となく、パッケージのデバイス特性を容易に測定するこ
とができる。なお、この第１の実施の形態では、チップ
のセンター付近に、半導体回路の端子であるパッドを配
置したセンタパッドデバイスを例に取り説明したが、こ
れに限るわけではなく、チップの周辺付近にパッドを配
置したデバイスにも本発明を適用することが可能であ
る。
【００３５】次に、この発明の第２の実施の形態の半導
体装置について説明する。図３（ａ）は、第２の実施の
形態のパッケージの構成を示す平面図である。図３
（ｂ）は、平面図中の前記パッケージをＡ−Ａ′で切断
したときの断面図である。図３に示すパッケージは、チ
ップのセンター付近に、半導体回路の端子であるパッド
を配置したセンタパッドデバイスである。
【００３６】図３に示すように、半導体回路が形成され
たチップ３２のセンター付近には、半導体回路の端子で
あるパッド３４が配置されている。チップ３２上には、
インターポーザと呼ばれる有機系基板３６が形成されて
おり、この有機系基板３６には前記パッド３４を露出す
るために矩形状の開口部３８が形成されている。
【００３７】さらに、有機系基板３６上には、図３に示
すような配線４０が形成される。この配線４０は、パッ
ド３４の近傍に、ワイヤをボンディングするためのボン
ディング用領域４０ａを有する。配線４０は、さらにチ
ップ３２の周辺側に、バンプを形成するための領域４０
ｂと、良品の選別や各種特性の測定などの動作測定時に
外部の端子を接続するために用いられる検査用領域４０
ｃとからなる領域を有している。
【００３８】ここで、領域４０ｂは、その上に形成され
るバンプ４８の径より大きな径を有している。そして、
動作測定時には、前記バンプ４８の形成されない領域
（検査用領域４０ｃ）にメンブレンプローブカードなど
のバンプを接続する。
【００３９】例えば、図３（ａ）に示すように、領域４
０ｂ上において、バンプ４８の周辺部分にバンプが形成
されない領域、すなわち動作測定時に測定機器側の端子
を接触させるための検査用領域４０ｃを形成する。この
検査用領域４０ｃの幅は、２５μｍ以上とする。動作測
定時にメンブレンプローブカードのバンプによる接触を
可能にするには２５μｍ以上の領域が必要だからであ
る。
【００４０】また、前記配線４０上には、前記開口部３
８、ボンディング用領域４０ａ、及び領域４０ｂが開口
された有機系基板４２が形成されている。一般的に、前
記有機系基板３６、４２にはポリイミド膜が使われる。
【００４１】前記パッド３４と前記ボンディング用領域
４０ａとの間には、これらを電気的に接続するワイヤ４
４がボンディングされる。そして、ワイヤ４４がボンデ
ィングされた開口部３８付近には、ワイヤ４４及びチッ
プ３２表面を覆い封止して保護するための絶縁膜４６、
例えば、一般的にモールド樹脂が形成されている。さら
に、配線４０の領域４０ｂには、外部のプリント基板な
どに接続するためのハンダや金（Ａｕ）などからなるバ
ンプ４８が、前述したように、バンプ４８の存在しない
検査用領域４０ｃが確保されるように形成されている。
【００４２】次に、図３に示すように構成されたパッケ
ージに対して、良品の選別や各種特性の測定を行う場合
について説明する。この第２の実施の形態のパッケージ
に対して、良品の選別や各種特性の測定を行う場合に
は、領域４０ｂ上のバンプ４８が形成されない検査用領
域４０ｃに測定機器側の端子を接続する。このような測
定では、検査用領域４０ｃに接触傷が付く。しかし、検
査用領域４０ｃは、検査時にだけ専用に使用される領域
であるため、この接触傷がパッケージの信頼性に影響を
与えるようなことはない。
【００４３】また、図４に示すように、パッケージの領
域４０ｂにバンプ４８を形成する前に、測定機器側の端
子であるメンブレンプローブカード４９のバンプ５０を
検査用領域４０ｃに接続して測定を行ってもよい。前記
メンブレンプローブカード４９は、ポリイミド膜５２中
に、接地電位層５４と信号配線層５６とを対向するよう
に配置し、信号配線層５６の負荷を調整して一定のイン
ピーダンスに調整できるようにしたものである。
【００４４】このようなメンブレンプローブカードを用
いた測定では、同様に検査用パッド領域４０ｃに接触傷
が付くが、この接触傷がパッケージの信頼性に影響を与
えるようなことはない。さらに、メンブレンプローブカ
ードでは、信号配線層５６の負荷を調整して一定のイン
ピーダンスに調整できるため、メンブレンプローブカー
ド４９のバンプ５０の部分のみがインピーダンス不整合
となる。しかし、バンプ５０の高さが数十μｍと短いた
め、ほとんどインピーダンス不整合がないのと同じにな
り、本来のパッケージの特性が測定できる。
【００４５】この第２の実施の形態のパッケージでは、
良品の選別や各種特性の測定を行うためのメンブレンプ
ローブカード４９の接続は、外部接続用のバンプ４８が
形成される領域とは異なる検査用領域４０ｃに行われ
る。このため、領域４０ｂ上においてバンプ４８が形成
される領域に損傷が生じることはない。よって、領域４
０ｂと外部接続用のバンプ４８の密着性が悪くなるなど
により、パッケージの信頼性が損なわれることはない。
【００４６】さらに、前記メンブレンプローブカードを
用いた測定方法を用いることにより、測定機器とパッケ
ージとを接続する配線において、インピーダンス不整合
となる配線部分を短くすることができ、最終的な製品と
してのパッケージとほぼ同じ負荷にすることができる。
これにより、最終的な製品としてのパッケージの特性を
測定することができる。すなわち、メンブレンプローブ
カードを用いた測定方法では接続部近傍までインピーダ
ンス整合が取れているので、より実装時と同等の環境で
パッケージを評価することができる。さらに、測定時に
おいてバンプ４８が形成される領域４０ｂとほぼ同一の
領域上に測定機器側の端子を接触させることにより、パ
ッケージとしての最終的な特性を正確に評価することが
できる。
【００４７】なお、前述のようにバンプ形成前に良品の
選別や各種特性の測定を実施すれば、バンプ形成後の検
査工程を省略できるため、検査工程によってバンプ４８
が接触傷などのダメージを受けるのを低減できる。
【００４８】また、ウェハ状態でウェハ径と同じインタ
ーポーザを貼り付け、ワイヤを接続して樹脂封入する製
造工程を経るパッケージでは、通常のウェハ評価手法と
測定装置を用いて検査できるため、検査工程のスループ
ットが上がり、かつ最終的な製品としてのデバイス特性
も測定できる。
【００４９】なお、バンプ形成後に検査工程を実施する
場合においても、測定専用に設けた検査用領域４０ｃを
使用することにより、形成されたバンプ４８へのダメー
ジを低減することができる。
【００５０】以上説明したようにこの第２の実施の形態
によれば、外部接続用のバンプが形成される領域に損傷
を与えずに、パッケージの信頼性を損なうことなく、パ
ッケージのデバイス特性を容易に測定することができ
る。なお、この第２の実施の形態では、チップのセンタ
ー付近に、半導体回路の端子であるパッドを配置したセ
ンタパッドデバイスを例に取り説明したが、これに限る
わけではなく、チップの周辺付近にパッドを配置したデ
バイスにも本発明を適用することが可能である。
【００５１】次に、この発明の第３の実施の形態の半導
体装置について説明する。図５（ａ）は、第３の実施の
形態のパッケージの構成を示す平面図である。図５
（ｂ）は、平面図中の前記パッケージをＡ−Ａ′で切断
したときの断面図である。図５に示すパッケージは、チ
ップのセンター付近に、半導体回路の端子であるパッド
を配置したセンタパッドデバイスである。
【００５２】図５に示すように、半導体回路が形成され
たチップ６２のセンター付近には、半導体回路の端子で
あるパッド６４が配置されている。チップ６２上には、
インターポーザと呼ばれる有機系基板６６が形成されて
おり、この有機系基板６６には前記パッド６４を露出す
るために矩形状に除去された開口部６８が形成されてい
る。
【００５３】さらに、有機系基板６６上には、図５に示
すような配線７０が形成される。この配線７０は、パッ
ド６４の近傍に、ワイヤをボンディングするためのボン
ディング用領域７０ａを有する。配線７０は、さらにチ
ップ６２の周辺側に、バンプを形成するための領域７０
ｂと、良品の選別や各種特性の測定などの動作測定時に
外部の端子を接続するために用いられる検査用領域７０
ｃとからなる領域を有している。
【００５４】ここで、領域７０ｂは、その上に形成され
るバンプの径より大きな径を有している。そして、動作
測定時には、前記所定幅以上の領域にメンブレンプロー
ブカードなどのバンプを接続する。
【００５５】例えば、図５（ａ）に示すように、領域７
０ｂ上において、バンプ７８の周辺部分にバンプが形成
されない領域、すなわち動作測定時に測定機器側の端子
を接触させるための検査用領域７０ｃを形成する。この
検査用領域７０ｃの幅は、２５μｍ以上とする。動作測
定時にメンブレンプローブカードのバンプによる接触を
可能にするには２５μｍ以上の領域が必要だからであ
る。
【００５６】また、前記配線７０上には、前記開口部６
８、ボンディング用領域７０ａ、及び領域７０ｂが開口
された有機系基板７２が形成されている。一般的に、前
記有機系基板６６、７２にはポリイミド膜が使われる。
【００５７】前記パッド６４と前記ボンディング用領域
７０ａとの間には、これらを接続するワイヤ７４がボン
ディングされる。そして、ワイヤ７４がボンディングさ
れた開口部６８付近には、ワイヤ７４及びチップ６２表
面を覆い封止して保護するための絶縁膜７６、例えば、
一般的にモールド樹脂が形成されている。さらに、配線
７０の領域７０ｂには、外部のプリント基板などに接続
するためのハンダや金（Ａｕ）などからなるバンプ７８
が、前述したように、バンプ７８の存在しない検査用領
域７０ｃが確保されるように形成されている。
【００５８】次に、チップ上に形成されている冗長回路
について説明する。チップ６２上には、クロック信号の
タイミングを調整するための信号を出力する冗長回路、
この冗長回路を利用してクロック信号のタイミング調整
を行う遅延回路、データを処理し出力する出力回路、外
部から供給されるクロック信号から内部クロック信号を
発生する内部クロック発生回路が形成されている。
【００５９】図６は、冗長回路とこの冗長回路の出力を
利用してデータを処理する回路ブロックの構成を示す図
である。チップ６２には、図６に示すように、ヒューズ
回路８０と選択回路８２からなる冗長回路、内部クロッ
ク発生回路８４、遅延回路８６、出力回路８８が形成さ
れている。ヒューズ回路８０は、ｎ（＝１，２，３，
…，ｎ）個のヒューズを有し、このヒューズの切断の有
無によりｎビットのレジスタ情報を選択回路８２に出力
する。選択回路８２は、前記レジスタ情報を受け取り、
このレジスタ情報に応じて遅延時間を選択するための選
択信号を出力する。
【００６０】内部クロック発生回路８４は、外部からの
クロック信号（外部クロック）を受け取り、この半導体
回路内で用いる内部クロック信号ＣＬＫを発生する。遅
延回路８６は、前記選択信号と内部クロック信号ＣＬＫ
を受け取り、選択信号に応じて内部クロック信号ＣＬＫ
の遅延時間を設定する。そして、内部クロック信号ＣＬ
Ｋを遅延し、タイミングを調整したクロック信号ＴＣＬ
Ｋを生成する。出力回路８８は、データＤＡとクロック
信号ＴＣＬＫを受け取り、このクロック信号ＴＣＬＫの
タイミングに合わせてデータＤＡを処理し、データＱＡ
を出力する。
【００６１】次に、前記回路ブロックの構成について説
明する。図７は、ヒューズ回路８０の構成を示す回路図
である。接地電圧ＧＮＤが供給される配線９２と、ｎ個
の配線９４−１〜９４−ｎとの間には、ヒューズ９６−
１〜９６−ｎがそれぞれ設けられている。ｎは１，２，
３，…，ｎを示す。ｎ個の配線９４−１〜９４−ｎは、
ｎ個のｎチャネルトランジスタＴＲ１の電流経路の一端
にそれぞれ接続され、これらｎチャネルトランジスタＴ
Ｒ１の電流経路の他端はｐチャネルトランジスタＴＲ２
の電流経路の一端に接続される。これらのｐチャネルト
ランジスタＴＲ２の電流経路の他端には電源電圧ＶDDが
供給される。
【００６２】ｎチャネルトランジスタＴＲ１のゲートに
は、共通にヒューズコンパレート信号Ｅｎが入力され
る。また、ｐチャネルトランジスタＴＲ２のゲートに
は、共通に接地電圧ＧＮＤが供給される。そして、ｎチ
ャネルトランジスタＴＲ１とｐチャネルトランジスタＴ
Ｒ２とのｎ個の接続点（ノードＮＥ１〜ＮＥｎ）は選択
回路８２に接続される。
【００６３】なお、図５には接地電圧ＧＮＤが供給され
る配線９２、配線９４−１、９４−２、及びこれらの間
に設けられたヒューズ９６−１、９６−２を示してい
る。前記ヒューズ９６−１、９６−２は、配線パターン
の幅を通常の配線幅より細いパターンとし、この細いパ
ターン上の有機系基板７２を除去したものであり、状況
に応じて前記細いパターンをレーザ等により切断できる
ようになっている。
【００６４】図８は、選択回路８２の構成を示す回路図
である。前記ヒューズ回路８０からはｎ個のレジスタ情
報が出力されるが、ここでは２つの信号FUSE０、FUSE１
が選択回路８２に入力されるものとして説明する。
【００６５】信号FUSE０は、インバータＩＶ１を介して
ＮＡＮＤ回路ＮＤ１の第１端子と、ＮＡＮＤ回路ＮＤ４
の第１端子にそれぞれ入力される。さらに、信号Fuse０
は、そのままＮＡＮＤ回路ＮＤ２の第１端子と、ＮＡＮ
Ｄ回路ＮＤ３の第１端子にそれぞれ入力される。
【００６６】また、信号FUSE１は、インバータＩＶ２を
介してＮＡＮＤ回路ＮＤ１の第２端子と、ＮＡＮＤ回路
ＮＤ３の第２端子にそれぞれ入力される。さらに、信号
Fuse１は、そのままＮＡＮＤ回路ＮＤ２の第２端子と、
ＮＡＮＤ回路ＮＤ４の第２端子にそれぞれ入力される。
【００６７】そして、ＮＡＮＤ回路ＮＤ１からは信号bS
EL１が出力され、さらにインバータＩＶ３にて信号bSEL
１が反転されて信号 SEL１が出力される。ＮＡＮＤ回路
ＮＤ２からは信号bSEL２が出力され、さらにインバータ
ＩＶ４にて信号bSEL２が反転されて信号 SEL２が出力さ
れる。ＮＡＮＤ回路ＮＤ３からは信号bSEL３が出力さ
れ、さらにインバータＩＶ５にて信号bSEL３が反転され
て信号 SEL３が出力される。さらに、ＮＡＮＤ回路ＮＤ
４からは信号bSEL４が出力され、さらにインバータＩＶ
６にて信号bSEL４が反転されて信号 SEL４が出力され
る。
【００６８】図９は、遅延回路８６の構成を示す回路図
である。遅延回路８６には、内部クロック発生回路８４
が発生した内部クロック信号ＣＬＫが入力される。遅延
回路８８に入力された内部クロック信号ＣＬＫは、イン
バータ２段分の遅延を行う第１のインバータチェーンＣ
Ｈ１、インバータ４段分の遅延を行う第２のインバータ
チェーンＣＨ２、インバータ６段分の遅延を行う第３の
インバータチェーンＣＨ３、インバータ８段分の遅延を
行う第４のインバータチェーンＣＨ４にそれぞれ入力さ
れる。
【００６９】前記第１のインバータチェーンＣＨ１は、
インバータＩＶ１１、クロックドインバータＣＶ１から
なる。クロックドインバータＣＶ１には、前記信号ＳＥ
Ｌ１と信号ｂＳＥＬ１が入力され、クロックドインバー
タＣＶ１からの出力が制御される。第２のインバータチ
ェーンＣＨ２は、インバータＩＶ２１、ＩＶ２２、ＩＶ
２３、クロックドインバータＣＶ２からなる。クロック
ドインバータＣＶ２には、前記信号ＳＥＬ２と信号ｂＳ
ＥＬ２が入力され、クロックドインバータＣＶ２からの
出力が制御される。
【００７０】第３のインバータチェーンＣＨ３は、イン
バータＩＶ３１、ＩＶ３２、ＩＶ３３、ＩＶ３４、ＩＶ
３５、クロックドインバータＣＶ３からなる。クロック
ドインバータＣＶ３には、前記信号ＳＥＬ３と信号ｂＳ
ＥＬ３が入力され、クロックドインバータＣＶ３からの
出力が制御される。第４のインバータチェーンＣＨ４
は、インバータＩＶ４１、ＩＶ４２、ＩＶ４３、ＩＶ４
４、ＩＶ４５、ＩＶ４６、ＩＶ４７、クロックドインバ
ータＣＶ４からなる。クロックドインバータＣＶ４に
は、前記信号ＳＥＬ４と信号ｂＳＥＬ４が入力され、ク
ロックドインバータＣＶ４からの出力が制御される。ク
ロックドインバータＣＶ１〜ＣＶ４は、内部クロック信
号ＣＬＫが遅延されタイミング調整されたクロック信号
ＴＣＬＫを出力回路８８に出力する。
【００７１】出力回路８８は、クロック信号ＴＣＬＫと
データＤＡを受け取り、クロック信号ＴＣＬＫのタイミ
ングに合わせてデータＤＡを処理し、データＱＡを出力
する。
【００７２】このように構成された図６に示す冗長回路
及びその他の回路ブロックの動作について説明する。ま
ず、図７に示すヒューズ回路８０は次のように動作す
る。ｐチャネルトランジスタＴＲ２のゲートには接地電
圧ＧＮＤが入力され、ｎチャネルトランジスタＴＲ１の
ゲートにはヒューズコンパレート信号Ｅｎが入力され
る。このヒューズコンパレート信号Ｅｎは、通常、パワ
ーオン信号であり、電源電圧ＶDDが立ち上がった後、正
常に内部基準レベルが出力されたときに活性化される
（“Ｈ”になる）信号である。電源電圧ＶDDが立ち上が
っていない場合、ｐチャネルトランジスタＴＲ２には電
源電圧ＶDDが供給されず、ノードＮＥ１〜ＮＥｎは
“Ｌ”となり、選択回路８２には“Ｌ”が出力される。
【００７３】電源電圧ＶDDが立ち上がると、ｐチャネル
トランジスタＴＲ２のゲートに“Ｌ”が入力されてｐチ
ャネルトランジスタＴＲ２がオンし、ノードＮＥ１〜Ｎ
Ｅｎは“Ｈ”に充電される。また、ｎチャネルトランジ
スタＴＲ１のゲートには、ヒューズコンパレート信号Ｅ
ｎにより“Ｈ”が入力され、ｎチャネルトランジスタＴ
Ｒ１はオンする。
【００７４】ここで、例えばヒューズ９６−１が切断さ
れていないときは、このヒューズ９６−１に接続された
ノードＮＥ１は“Ｌ”となり、選択回路８２には“Ｌ”
が出力される。一方、ヒューズ９６−１が切断されてい
るときは、このヒューズ９６−１に接続されたノードＮ
Ｅ１は“Ｈのまま保持され、選択回路８２には“Ｈ”が
出力される。
【００７５】同様に、その他のノードＮＥ２〜ＮＥｎに
ついても、切断されていないヒューズに接続されたノー
ドは“Ｌ”となり、選択回路８２には“Ｌ”が出力され
る。一方、切断されているヒューズに接続されたノード
は“Ｈ”のまま保持され、選択回路８２には“Ｈ”が出
力される。
【００７６】このようにヒューズ回路８０では、電源電
圧ＶDDが立ち上がった後、ｎ個のヒューズ９６−１、９
６−ｎの切断の有無により、ｎ個のノードＮＥ１〜ＮＥ
ｎが“Ｈ”または“Ｌ”になる。ヒューズが切断されて
いるとき“Ｈ”となり、切断されていないとき“Ｌ”に
なる。これにより、ｎビットのレジスタ情報を選択回路
８２に出力することができる。
【００７７】次に、図８に示す選択回路８２の動作につ
いて説明する。ここでは、ヒューズ９６−１の切断の有
無によってノードＮＥ１から出力される信号FUSE１と、
ヒューズ９６−２の切断の有無によってノードＮＥ２か
ら出力される信号FUSE２を用いて説明する。
【００７８】ヒューズ９６−１、９６−２の切断の有無
により、（FUSE１、FUSE２）は（Ｌ、Ｌ）、（Ｈ、
Ｈ）、（Ｈ、Ｌ）、（Ｌ、Ｈ）の４つのレジスタ情報を
とる。これらの場合、選択回路８２から出力される信号
SEL １、信号bSEL１、信号SEL ２、信号bSEL２、信号SE
L ３、信号bSEL３、信号SEL ４、信号bSEL４は図１０に
示すようになる。
【００７９】次に、図９に示す遅延回路８６の動作につ
いて説明する。図６に示すように、遅延回路８６に接続
された内部クロック発生回路８４には、外部よりクロッ
ク信号（外部クロック）が入力される。内部クロック発
生回路８４は、この外部クロックに基づいて出力回路８
８にて同期に用いられる内部クロック信号ＣＬＫを発生
する。
【００８０】内部クロック信号ＣＬＫは、遅延回路８６
に入力される。遅延回路８８に入力された内部クロック
信号ＣＬＫは、前述したようにインバータ２段分の遅延
を行う第１のインバータチェーンＣＨ１、インバータ４
段分の遅延を行う第２のインバータチェーンＣＨ２、イ
ンバータ６段分の遅延を行う第３のインバータチェーン
ＣＨ３、インバータ８段分の遅延を行う第４のインバー
タチェーンＣＨ４にそれぞれ入力される。
【００８１】ここで、（FUSE１、FUSE２）が（Ｌ、Ｌ）
のとき、クロックドインバータＣＶ１に入力される（ S
EL１、bSEL１）は（Ｈ、Ｌ）となる。これにより、クロ
ックドインバータＣＶ１は導通状態となるため、内部ク
ロック信号ＣＬＫをインバータ２段分だけ遅延したクロ
ック信号ＴＣＬＫがクロックドインバータＣＶ１から出
力される。一方、クロックドインバータＣＶ２、ＣＶ
３、ＣＶ４のそれぞれに入力される（ SEL２、bSEL
２）、（ SEL３、bSEL３）、（ SEL４、bSEL４）はすべ
て（Ｌ、Ｈ）となる。これにより、クロックドインバー
タＣＶ２、ＣＶ３、ＣＶ４はすべてハイインピーダンス
となるため、クロックドインバータＣＶ２、ＣＶ３、Ｃ
Ｖ４からの出力は遮断される。よって、選択回路８２か
ら出力される（FUSE１、FUSE２）が（Ｌ、Ｌ）のとき、
遅延回路８６は内部クロック信号ＣＬＫをインバータ２
段分だけ遅延してクロック信号ＴＣＬＫとして出力す
る。
【００８２】また、（FUSE１、FUSE２）が（Ｈ、Ｈ）の
とき、クロックドインバータＣＶ２に入力される（ SEL
２、bSEL２）は（Ｈ、Ｌ）となる。これにより、クロッ
クドインバータＣＶ２は導通状態となるため、内部クロ
ック信号ＣＬＫをインバータ４段分だけ遅延したクロッ
ク信号ＴＣＬＫがクロックドインバータＣＶ２から出力
される。このとき、クロックドインバータＣＶ１、ＣＶ
３、ＣＶ４のそれぞれに入力される（ SEL１、bSEL
１）、（ SEL３、bSEL３）、（ SEL４、bSEL４）はすべ
て（Ｌ、Ｈ）となる。これにより、クロックドインバー
タＣＶ１、ＣＶ３、ＣＶ４はすべてハイインピーダンス
となるため、クロックドインバータＣＶ１、ＣＶ３、Ｃ
Ｖ４からの出力は遮断される。よって、選択回路８２か
ら出力される（FUSE１、FUSE２）が（Ｈ、Ｈ）のとき、
遅延回路８６は内部クロック信号ＣＬＫをインバータ４
段分だけ遅延してクロック信号ＴＣＬＫとして出力す
る。
【００８３】また、（FUSE１、FUSE２）が（Ｈ、Ｌ）の
とき、クロックドインバータＣＶ３に入力される（ SEL
３、bSEL３）は（Ｈ、Ｌ）となる。これにより、クロッ
クドインバータＣＶ３は導通状態となるため、内部クロ
ック信号ＣＬＫをインバータ６段分だけ遅延したクロッ
ク信号ＴＣＬＫがクロックドインバータＣＶ３から出力
される。このとき、クロックドインバータＣＶ１、ＣＶ
２、ＣＶ４のそれぞれに入力される（ SEL１、bSEL
１）、（ SEL２、bSEL２）、（ SEL４、bSEL４）はすべ
て（Ｌ、Ｈ）となる。これにより、クロックドインバー
タＣＶ１、ＣＶ２、ＣＶ４はすべてハイインピーダンス
となるため、クロックドインバータＣＶ１、ＣＶ２、Ｃ
Ｖ４からの出力は遮断される。よって、選択回路８２か
ら出力される（FUSE１、FUSE２）が（Ｈ、Ｌ）のとき、
遅延回路８６は内部クロック信号ＣＬＫをインバータ６
段分だけ遅延してクロック信号ＴＣＬＫとして出力す
る。
【００８４】また、（FUSE１、FUSE２）が（Ｌ、Ｈ）の
とき、クロックドインバータＣＶ４に入力される（ SEL
４、bSEL４）は（Ｈ、Ｌ）となる。これにより、クロッ
クドインバータＣＶ４は導通状態となるため、内部クロ
ック信号ＣＬＫをインバータ８段分だけ遅延したクロッ
ク信号ＴＣＬＫがクロックドインバータＣＶ４から出力
される。このとき、クロックドインバータＣＶ１、ＣＶ
２、ＣＶ３のそれぞれに入力される（ SEL１、bSEL
１）、（ SEL２、bSEL２）、（ SEL３、bSEL３）はすべ
て（Ｌ、Ｈ）となる。これにより、クロックドインバー
タＣＶ１、ＣＶ２、ＣＶ３はすべてハイインピーダンス
となるため、クロックドインバータＣＶ１、ＣＶ２、Ｃ
Ｖ３からの出力は遮断される。よって、選択回路８２か
ら出力される（FUSE１、FUSE２）が（Ｌ、Ｈ）のとき、
遅延回路８６は内部クロック信号ＣＬＫをインバータ８
段分だけ遅延してクロック信号ＴＣＬＫとして出力す
る。
【００８５】このように遅延回路８６は、ｎ個のノード
ＮＥ１〜ＮＥｎから出力されるｎビットのレジスタ情報
を受け取り、このレジスタ情報に応じて、インバータ段
数の異なる複数のインバータチェーンのうち、１つのイ
ンバータチェーンの出力を選択することにより、入力さ
れる内部クロック信号ＣＬＫを遅延させタイミングを調
整してクロック信号ＴＣＬＫを出力する。
【００８６】次に、出力回路８８の動作について説明す
る。出力回路８８には、前記クロック信号ＴＣＬＫとデ
ータＤＡが入力される。出力回路８８は、クロック信号
ＴＣＬＫのタイミングに合わせてデータＤＡを処理し、
データＱＡを出力する。
【００８７】次に、図５に示すように構成されたパッケ
ージに対して、良品の選別や各種特性の測定を行う場合
について説明する。この第３の実施の形態のパッケージ
に対して、良品の選別や各種特性の測定を行う場合に
は、領域７０ｂ上のバンプ７８が形成されない検査用領
域７０ｃに測定機器側の端子を接続する。このような測
定では、検査用領域７０ｃに接触傷が付く。しかし、検
査用領域７０ｃは、検査時にだけ専用に使用される領域
であるため、この接触傷がパッケージの信頼性に影響を
与えるようなことはない。
【００８８】また、図１１に示すように、パッケージの
領域７０ｂにバンプ７８を形成する前に、測定機器側の
端子であるメンブレンプローブカード４９のバンプ５０
を検査用領域７０ｃに接続して測定を行ってもよい。前
述と同様に、前記メンブレンプローブカード４９は、ポ
リイミド膜５２中に、接地電位層５４と信号配線層５６
とを対向するように配置し、信号配線層５６の負荷を調
整して一定のインピーダンスに調整できるようにしたも
のである。
【００８９】このようなメンブレンプローブカードを用
いた測定では、同様に検査用パッド領域７０ｃに接触傷
が付くが、この接触傷がパッケージの信頼性に影響を与
えるようなことはない。さらに、メンブレンプローブカ
ードでは、信号配線層５６の負荷を調整して一定のイン
ピーダンスに調整できるため、メンブレンプローブカー
ド４９のバンプ５０の部分のみがインピーダンス不整合
となる。しかし、バンプ５０の高さが数十μｍと短いた
め、ほとんどインピーダンス不整合がないのと同じにな
り、本来のパッケージの特性が測定できる。
【００９０】この第３の実施の形態のパッケージでは、
良品の選別や各種特性の測定を行うためのメンブレンプ
ローブカード４９の接続は、外部接続用のバンプ７８が
形成される領域とは異なる検査用領域７０ｃに行われ
る。このため、領域７０ｂ上においてバンプ７８が形成
される領域に損傷が生じることはない。よって、領域７
０ｂと外部接続用のバンプ７８の密着性が悪くなるなど
により、パッケージの信頼性が損なわれることはない。
【００９１】さらに、前記メンブレンプローブカードを
用いた測定方法を用いることにより、測定機器とパッケ
ージとを接続する配線において、インピーダンス不整合
となる配線部分を短くすることができ、最終的な製品と
してのパッケージとほぼ同じ負荷にすることができる。
これにより、最終的な製品としてのパッケージの特性を
測定することができる。すなわち、メンブレンプローブ
カードを用いた測定方法では接続部近傍までインピーダ
ンス整合が取れているので、より実装時と同等の環境で
パッケージを評価することができる。さらに、測定時に
おいてバンプ７８が形成される領域７０ｂとほぼ同一の
領域上に測定機器側の端子を接触させることにより、パ
ッケージとしての最終的な特性を正確に評価することが
できる。
【００９２】このとき、パッケージの特性を測定した結
果、プロセスのばらつきなどにより、例えばデバイスの
出力時間がクロック信号ＴＣＬＫに対して遅いことがわ
かった場合、ヒューズ９６−１〜９６−ｎのうち、その
結果に応じて予め切断するように設定されたヒューズを
切断する。これにより、遅延回路８６における内部クロ
ック信号ＣＬＫの遅延時間を調整でき、適正なクロック
信号ＴＣＬＫに設定することができる。この結果、パッ
ケージ実装時の特性を改善することができる。
【００９３】なお、前述のようにバンプ形成前に良品の
選別や各種特性の測定を実施すれば、バンプ形成後の検
査工程を省略できるため、検査工程によってバンプ７８
が接触傷などのダメージを受けるのを低減できる。
【００９４】また、ウェハ状態でウェハ径と同じインタ
ーポーザを貼り付け、ワイヤを接続して樹脂封入する製
造工程を経るパッケージでは、通常のウェハ評価手法と
測定装置を用いて検査できるため、検査工程のスループ
ットが上がり、かつ最終的な製品としてのデバイス特性
も測定できる。
【００９５】なお、バンプ形成後に検査工程を実施する
場合においても、測定専用に設けた検査用領域７０ｃを
使用することにより、形成されたバンプ７８へのダメー
ジを低減することができる。
【００９６】以上説明したようにこの第３の実施の形態
によれば、外部接続用のバンプが形成される領域に損傷
を与えずに、パッケージの信頼性を損なうことなく、パ
ッケージのデバイス特性を容易に測定することができ
る。さらに、パッケージの最終的な特性を測定した結果
に応じて、冗長回路により特性を調整できるのでパッケ
ージの歩留まりを向上させることができる。
【００９７】なお、この第３の実施の形態では、チップ
のセンター付近に、半導体回路の端子であるパッドを配
置したセンタパッドデバイスを例に取り説明したが、こ
れに限るわけではなく、チップの周辺付近にパッドを配
置したデバイスにも本発明を適用することが可能であ
る。また、第１の実施の形態に対して、前記冗長回路を
付加してもよい。冗長回路を付加すれば、測定した結果
に応じて、冗長回路により特性を調整できるので第１の
実施の形態のパッケージの歩留まりを向上させることが
できる。
【００９８】
【発明の効果】以上述べたように本発明によれば、外部
接続用のバンプが形成される領域に損傷などを与えず、
パッケージの信頼性を損なうことなく、パッケージのデ
バイス特性を測定することができる、チップサイズとほ
ぼ同サイズの外形を有し、外部接続用の端子が２次元エ
リア状に形成された半導体装置を提供することが可能で
ある。
【図面の簡単な説明】
【図１】図１は、この発明の第１の実施の形態のパッケ
ージの構成を示す図である。
【図２】図２は、第１の実施の形態のパッケージにメン
ブレンプローブカードを接続したときの状態を示す断面
図である。
【図３】図３は、この発明の第２の実施の形態のパッケ
ージの構成を示す図である。
【図４】図４は、第２の実施の形態のパッケージにメン
ブレンプローブカードを接続したときの状態を示す断面
図である。
【図５】図５は、この発明の第３の実施の形態のパッケ
ージの構成を示す図である。
【図６】図６は、第３の実施の形態が有する冗長回路と
この冗長回路の出力を利用してデータを処理する回路ブ
ロックの構成を示す図である。
【図７】図７は、前記冗長回路におけるヒューズ回路の
構成を示す回路図である。
【図８】図８は、前記冗長回路における選択回路の構成
を示す回路図である。
【図９】図９は、前記冗長回路における遅延回路の構成
を示す回路図である。
【図１０】図１０は、前記選択回路における入力と出力
の関係を示す図表である。
【図１１】図１１は、第３の実施の形態のパッケージに
メンブレンプローブカードを接続したときの状態を示す
断面図である。
【図１２】図１２は、従来のパッケージの構成を示す図
である。
【符号の説明】
２…チップ ４…パッド ６…有機系基板 ８…開口部 １０…配線 １０ａ…ボンディング用領域 １０ｂ…バンプ形成用領域 １０ｃ…検査用パッド領域 １２…有機系基板 １４…ワイヤ １６…絶縁膜 １８…バンプ １９…メンブレンプローブカード ２０…バンプ ２２…ポリイミド膜 ２４…接地電位層 ２６…信号配線層 ３２…チップ ３４…パッド ３６…有機系基板 ３８…開口部 ４０…配線 ４０ａ…ボンディング用領域 ４０ｂ…領域 ４０ｃ…検査用領域 ４２…有機系基板 ４４…ワイヤ ４６…絶縁膜 ４８…バンプ ４９…メンブレンプローブカード ５０…バンプ ５２…ポリイミド膜 ５４…接地電位層 ５６…信号配線層 ６２…チップ ６４…パッド ６６…有機系基板 ６８…開口部 ７０…配線 ７０ａ…ボンディング用領域 ７０ｂ…領域 ７０ｃ…検査用領域 ７２…有機系基板 ７４…ワイヤ ７６…絶縁膜 ７８…バンプ ８０…ヒューズ回路 ８２…選択回路 ８４…内部クロック発生回路 ８６…遅延回路 ８８…出力回路 ９２…配線 ９４−１〜９４−ｎ…配線 ９６−１〜９６−ｎ…ヒューズ ＣＨ１〜ＣＨ４…インバータチェーン ＣＶ１〜ＣＶ４…クロックドインバータ ＩＶ１〜ＩＶ６…インバータ ＩＶ１１…インバータ ＩＶ２１〜ＩＶ２３…インバータ ＩＶ３１〜ＩＶ３５…インバータ ＩＶ４１…ＩＶ４７…インバータ ＮＤ１〜ＮＤ４…ＮＡＮＤ回路 ＮＥ１〜ＮＥｎ…ノード ＴＲ１…ｎチャネルトランジスタ ＴＲ２…ｐチャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 浩一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5F038 BE07 CA10 DT15 EZ20

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体回路が形成された半導体チップ
    と、 前記半導体チップの表面に形成された第１のボンディン
    グパッドと、 前記半導体チップ上に形成された第１の絶縁基板と、 前記第１の絶縁基板上に形成された配線層と、 前記第１の絶縁基板上及び前記配線層上に形成された第
    ２の絶縁基板と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出された第１の領域と、 前記第１の領域と前記第１のボンディングパッドとを接
    続するワイヤと、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出された第２の領域と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出された第３の領域と、 を具備することを特徴とする半導体装置。
  2. 【請求項２】 半導体回路が形成された半導体チップ
    と、 前記半導体チップの表面に形成された第１のボンディン
    グパッドと、 前記半導体チップ上に形成された第１の絶縁基板と、 前記第１の絶縁基板上に形成された配線層と、 前記第１の絶縁基板上及び前記配線層上に形成された第
    ２の絶縁基板と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出された第１の領域と、 前記第１の領域と前記第１のボンディングパッドとを接
    続するワイヤと、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出された第２の領域と、 前記第２の領域上に形成されるバンプとを具備し、 前記第２の領域上には前記バンプが形成されない領域が
    所定幅以上存在することを特徴とする半導体装置。
  3. 【請求項３】 半導体回路が形成された半導体チップ
    と、 前記半導体チップ上に形成された第１のボンディングパ
    ッドと、 前記第１のボンディングパッドを含む前記半導体チップ
    の表面の一部が露出するように開口されて前記半導体チ
    ップ上に形成された第１の絶縁基板と、 前記第１の絶縁基板上に形成された配線層と、 前記第１の絶縁基板上及び前記配線層上に形成された第
    ２の絶縁基板と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出されてなる前記配線層の第１の領域と、 前記第１の領域と前記第１のボンディングパッドとを接
    続するワイヤと、 前記第１の絶縁基板が開口され露出された前記第１のボ
    ンディングパッドを含む前記半導体チップの表面と前記
    ワイヤと前記第１の領域を覆うように形成された絶縁体
    樹脂と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出されてなる前記配線層の第２の領域と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出されてなる前記配線層の第３の領域と、 を具備することを特徴とする半導体装置。
  4. 【請求項４】 半導体回路が形成された半導体チップ
    と、 前記半導体チップ上に形成された第１のボンディングパ
    ッドと、 前記第１のボンディングパッドを含む前記半導体チップ
    の表面の一部が露出するように開口されて前記半導体チ
    ップ上に形成された第１の絶縁基板と、 前記第１の絶縁基板上に形成された配線層と、 前記第１の絶縁基板上及び前記配線層上に形成された第
    ２の絶縁基板と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出されてなる前記配線層の第１の領域と、 前記第１の領域と前記第１のボンディングパッドとを接
    続するワイヤと、 前記第１の絶縁基板が開口され露出された前記第１のボ
    ンディングパッドを含む前記半導体チップの表面と前記
    ワイヤと前記第１の領域を覆うように形成された絶縁体
    樹脂と、 前記第２の絶縁基板が開口され、前記配線層の表面の一
    部が露出されてなる前記配線層の第２の領域と、 前記第２の領域上に形成されるバンプとを具備し、 前記第２の領域上には前記バンプが形成されない領域が
    所定幅以上存在することを特徴とする半導体装置。
  5. 【請求項５】 前記半導体チップ上に形成され、基準レ
    ベルに接続された第２のボンディングパッドと、 前記第２のボンディングパッドにワイヤにより接続され
    た第１の配線層と、 前記半導体チップ上に形成された冗長回路と、 前記冗長回路の入力ノードが接続された第３のボンディ
    ングパッドと、 前記第３のボンディングパッドにワイヤにより接続され
    た第２の配線層と、 前記第１の配線層と前記第２の配線層との間に設けら
    れ、前記第１、第２の配線層間を切断可能なヒューズ手
    段と、 を具備することを特徴とする請求項１乃至４のいずれか
    １つに記載の半導体装置。
  6. 【請求項６】 前記半導体チップ上に形成された信号生
    成回路を具備し、前記信号生成回路は、前記冗長回路の
    出力信号を受け取り、この出力信号に応じて出力する信
    号のタイミングを変更することを特徴とする請求項５に
    記載の半導体装置。
  7. 【請求項７】 前記絶縁基板は、有機系の基板であるこ
    とを特徴とする請求項１乃至６のいずれか１つに記載の
    半導体装置。
  8. 【請求項８】 前記有機系の基板は、ポリイミド基板で
    あることを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記所定幅は、２５μｍ以上であること
    を特徴とする請求項２または４に記載の半導体装置。
  10. 【請求項１０】 前記基準レベルは、接地電位であるこ
    とを特徴とする請求項５に記載の半導体装置。
  11. 【請求項１１】 前記基準レベルは、電源電圧であるこ
    とを特徴とする請求項５に記載の半導体装置。
  12. 【請求項１２】 前記ヒューズ手段は、前記配線パター
    ンの一部が他の部分より細く形成され、かつその上部の
    前記絶縁基板が除去されていることを特徴とする請求項
    ５に記載の半導体装置。
JP10215633A 1998-07-30 1998-07-30 半導体装置 Withdrawn JP2000049250A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10215633A JP2000049250A (ja) 1998-07-30 1998-07-30 半導体装置
US09/363,033 US6278128B1 (en) 1998-07-30 1999-07-29 Semiconductor device having external connection terminals formed in two-dimensional area

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10215633A JP2000049250A (ja) 1998-07-30 1998-07-30 半導体装置

Publications (1)

Publication Number Publication Date
JP2000049250A true JP2000049250A (ja) 2000-02-18

Family

ID=16675646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10215633A Withdrawn JP2000049250A (ja) 1998-07-30 1998-07-30 半導体装置

Country Status (2)

Country Link
US (1) US6278128B1 (ja)
JP (1) JP2000049250A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003533048A (ja) * 2000-05-11 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置および半導体装置の製造方法
US7099175B2 (en) * 2003-03-26 2006-08-29 Samsung Electronics, Co., Ltd. Semiconductor memory integrated circuit
KR101006521B1 (ko) 2008-06-30 2011-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110806A (ja) * 2000-09-29 2002-04-12 Rohm Co Ltd Ｉｃチップおよび半導体装置
JP2003098221A (ja) * 2001-09-25 2003-04-03 Mitsubishi Electric Corp 半導体装置、半導体装置の試験方法及び半導体装置の試験装置
DE10154199A1 (de) * 2001-11-07 2003-02-06 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchip und Systemträger mit Bauteilpositionen und Verfahren zu deren Herstellung
JP3833124B2 (ja) * 2002-02-19 2006-10-11 セイコーインスツル株式会社 表示装置
JP4040572B2 (ja) * 2003-12-02 2008-01-30 エスペック株式会社 半導体試験装置及び半導体試験方法
JP4535494B2 (ja) * 2004-10-20 2010-09-01 ルネサスエレクトロニクス株式会社 薄膜プローブシートの製造方法および半導体チップの検査方法
KR101630394B1 (ko) * 2010-03-08 2016-06-24 삼성전자주식회사 패키지 기판, 이를 구비한 반도체 패키지 및 반도체 패키지의 제조방법
US10734991B1 (en) * 2019-07-02 2020-08-04 Nanya Technology Corporation Voltage switching device, integrated circuit device and voltage switching method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02256258A (ja) * 1988-11-17 1990-10-17 Mitsubishi Electric Corp 半導体装置の製造方法
TW442923B (en) * 1998-03-20 2001-06-23 Nanya Technology Corp Manufacturing method of DRAM comprising redundancy circuit region
US6109530A (en) * 1998-07-08 2000-08-29 Motorola, Inc. Integrated circuit carrier package with battery coin cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003533048A (ja) * 2000-05-11 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置および半導体装置の製造方法
US7099175B2 (en) * 2003-03-26 2006-08-29 Samsung Electronics, Co., Ltd. Semiconductor memory integrated circuit
KR101006521B1 (ko) 2008-06-30 2011-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
US6278128B1 (en) 2001-08-21

Similar Documents

Publication Publication Date Title
US7808107B2 (en) Semiconductor integrated circuit device
KR100794313B1 (ko) 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법
US6747361B2 (en) Semiconductor device and packaging method thereof
US7141997B2 (en) Method for testing using a universal wafer carrier for wafer level die burn-in
US7778057B2 (en) PCB circuit modification from multiple to individual chip enable signals
US5691570A (en) Integrated circuits having patterns of mirror images and packages incorporating the same
US6117693A (en) System for fabricating and testing assemblies containing wire bonded semiconductor dice
KR960008514B1 (ko) 테스트 소켓 및 그를 이용한 노운 굳 다이 제조방법
US7439751B2 (en) Apparatus and method for testing conductive bumps
GB2332981A (en) A semiconductor device including dummy pads in scribe line regions
JPH0755878A (ja) Ｋｇｄアレイ用テストソケット
JP2000049250A (ja) 半導体装置
JPH11316264A (ja) 半導体装置の並列テスト回路
US6255729B1 (en) Multi chip package (MCP) applicable to failure analysis mode
US7709278B2 (en) Method of making PCB circuit modification from multiple to individual chip enable signals
JP4789308B2 (ja) 半導体装置のテスト電源供給回路
US8586983B2 (en) Semiconductor chip embedded with a test circuit
KR20000011209A (ko) 멀티테스트회로를구비하는반도체웨이퍼및멀티테스트공정을포함하는반도체장치의제조방법
JPH10178073A (ja) 検査方法および半導体装置の製造方法
JPH1082834A (ja) 半導体集積回路
US20020072132A1 (en) Semiconductor integrated circuit
TW564541B (en) Semiconductor memory module
KR950012291B1 (ko) 테스트 소켓 및 그를 이용한 노운 굿 다이 제조방법
JP4056252B2 (ja) 半導体装置の製造方法
JP2009021398A (ja) 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20051004