JPS60192343A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60192343A JPS60192343A JP4870584A JP4870584A JPS60192343A JP S60192343 A JPS60192343 A JP S60192343A JP 4870584 A JP4870584 A JP 4870584A JP 4870584 A JP4870584 A JP 4870584A JP S60192343 A JPS60192343 A JP S60192343A
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- JP
- Japan
- Prior art keywords
- output
- level
- signal
- input
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路特に、複数Ｍ個の入力信号を
受け複数Ｎ個の出力信号全複数Ｎ個の出カバ、ファを介
して出力する機能ブロックを有する半導体集積回路に関
する。
受け複数Ｎ個の出力信号全複数Ｎ個の出カバ、ファを介
して出力する機能ブロックを有する半導体集積回路に関
する。
（従来技術）
近年、半導体集積回路の集積度が向上し、ＬＳＩからＶ
ＬＳＩ（超ＬＳＩ）の規模になるにつれて、マイクロプ
ロセ、すの様な汎用のＬＳＩ以外にセミカスタムＬＳＩ
の形態の一種である、ゲートアレイ方式にて設計される
機能ユニットとしてのＬＳＩの開発が一般的になってき
た。
ＬＳＩ（超ＬＳＩ）の規模になるにつれて、マイクロプ
ロセ、すの様な汎用のＬＳＩ以外にセミカスタムＬＳＩ
の形態の一種である、ゲートアレイ方式にて設計される
機能ユニットとしてのＬＳＩの開発が一般的になってき
た。
このゲートアレイ方式により設計されるＬＳＩは、デジ
タル装置にとって低価格化、小型化、高密度化、高信頼
度化等の傾向のあるものとして注目されている。現在の
ディジタル装置は、汎用のＳＳＩ／Ｍ８Ｉ＝ｉ多数使用
し、プリント板上に実装して構成しているが、これらの
８８Ｉ／Ｍ８Ｉをゲートアレイ方式で設計されるＬＳＩ
にとシ込んで装置のＬＳＩ化が進んできている。
タル装置にとって低価格化、小型化、高密度化、高信頼
度化等の傾向のあるものとして注目されている。現在の
ディジタル装置は、汎用のＳＳＩ／Ｍ８Ｉ＝ｉ多数使用
し、プリント板上に実装して構成しているが、これらの
８８Ｉ／Ｍ８Ｉをゲートアレイ方式で設計されるＬＳＩ
にとシ込んで装置のＬＳＩ化が進んできている。
このゲートアレイ方式によるＬＳＩの特徴は、よく知ら
れている様に、ＬＳＩ−１製造する工程で拡散工程を完
了したウニノ・−に、顧客仕様の回路を配線工程だけで
変えることによシ開発されるＬＳＩである。
れている様に、ＬＳＩ−１製造する工程で拡散工程を完
了したウニノ・−に、顧客仕様の回路を配線工程だけで
変えることによシ開発されるＬＳＩである。
このゲートアレイ方式で設計されるＬＳＩは、顧客仕様
の回路を実現するため、その入力端子。
の回路を実現するため、その入力端子。
出力端子の数が一定とならない。また回路の出力端子数
と別の回路の出力端子数は同じではなく、かつ出力端子
の位置も異なっており、入力端子についても同様である
。更に、顧客仕様の回路機能については千差万別で必シ
、この機能ユニットとしてのＬＳＩの機能試験について
は、顧客仕様に基づいて行なわれるため、入出力端子の
試験を機能試験ごとに実施せねばならず、ゲートアレイ
方式で、設計されるＬＳＩの機能試験に費す時間は、非
常に太きいという欠点があった。以下、図面により詳し
く説明する。
と別の回路の出力端子数は同じではなく、かつ出力端子
の位置も異なっており、入力端子についても同様である
。更に、顧客仕様の回路機能については千差万別で必シ
、この機能ユニットとしてのＬＳＩの機能試験について
は、顧客仕様に基づいて行なわれるため、入出力端子の
試験を機能試験ごとに実施せねばならず、ゲートアレイ
方式で、設計されるＬＳＩの機能試験に費す時間は、非
常に太きいという欠点があった。以下、図面により詳し
く説明する。
第１図は従来の半導体集積回路の一例を示すブロック図
である。複数Ｍ個の入力端子１１に入力された複数Ｍ個
の入力信号１１′により機能ユニット１０から４個の出
力信号１３′〜１６′を４個の出力バッファ（ＢＵＦ
）１２ｅ通し、出力端子１３〜１６に出力するものとす
る。第１図は、入力端子１１からの人力ベクトルによっ
て出力端子１３〜１６に″Ｏｌルベル又は□゛１“レベ
ル力出力される。
である。複数Ｍ個の入力端子１１に入力された複数Ｍ個
の入力信号１１′により機能ユニット１０から４個の出
力信号１３′〜１６′を４個の出力バッファ（ＢＵＦ
）１２ｅ通し、出力端子１３〜１６に出力するものとす
る。第１図は、入力端子１１からの人力ベクトルによっ
て出力端子１３〜１６に″Ｏｌルベル又は□゛１“レベ
ル力出力される。
これらの出力端子レベルを測定する際には、ある入力テ
ストベクトルにより、出力端子１３が”Ｉ Ｉ＋レベル
になったとき、出力端子１３０″１１ルベルの試験を行
ない、又、別の入力テストベクトルによって、出力端子
１３が”０６レベルの出力になったと撚１ＩＯＩルベル
の試験を行なう。同様にして出力端子１４，１５．１６
も、それぞれの入力テストベクトルによシ各出力レベル
が確定され、出力レベルの試験が可能となる。
ストベクトルにより、出力端子１３が”Ｉ Ｉ＋レベル
になったとき、出力端子１３０″１１ルベルの試験を行
ない、又、別の入力テストベクトルによって、出力端子
１３が”０６レベルの出力になったと撚１ＩＯＩルベル
の試験を行なう。同様にして出力端子１４，１５．１６
も、それぞれの入力テストベクトルによシ各出力レベル
が確定され、出力レベルの試験が可能となる。
この機能ユニット１０の仕様により、出力端子のレベル
は決定するが、出力端子全測定するためには、入力テス
トベクトルが、この例によると、４個の出力端子１３〜
１６の″０″レベル又は１１１ ルベル測定に、平均し
て４ Ｘ ２＝８回のテストベクトルを必要とし機能試
験のために時間がかかるという欠点があった。
は決定するが、出力端子全測定するためには、入力テス
トベクトルが、この例によると、４個の出力端子１３〜
１６の″０″レベル又は１１１ ルベル測定に、平均し
て４ Ｘ ２＝８回のテストベクトルを必要とし機能試
験のために時間がかかるという欠点があった。
（発明の目的）
本発明の目的は、この様な欠点全解決し、機能試験のた
めの時間全大幅に短縮した半導体集積回路を提供するこ
とにある。
めの時間全大幅に短縮した半導体集積回路を提供するこ
とにある。
（発明の構成）
本発明の半導体集積回路は、複数Ｍ個の人力信号を受け
複数Ｎ個の出力信号を複数Ｎ個の出力バッファを介して
出力する機能ブロックを有する半導体集積回路において
、前記出力バッ７アはその出力レベルが前記機能プロ、
りの出力信号及び１個の入力信号と１個の外部制御端子
から供給される制御信号とにより一義的に定まるよう構
成されることからなっている。
複数Ｎ個の出力信号を複数Ｎ個の出力バッファを介して
出力する機能ブロックを有する半導体集積回路において
、前記出力バッ７アはその出力レベルが前記機能プロ、
りの出力信号及び１個の入力信号と１個の外部制御端子
から供給される制御信号とにより一義的に定まるよう構
成されることからなっている。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の一実施例を示すブロック図、第３図は
その部分詳細ブロック図である。
その部分詳細ブロック図である。
本実施例は、複数Ｍ個の入力信号１１′を受け４個の出
力信号２３′〜２６′を４個の出力バッファ（ＢＵＦ）
２１を介して出力する機能ユニ１，７Ｆ ５− １０を有する半導体集積回路において、前記出カバ、７
ア２１はその出力レベルが機能ユニット１゜の出力信号
２３′〜２６′及び入力端子１１ａに入力される１個の
入力信号１１ａ′と１個の外部制御端子２０から供給さ
れる制御信号２０’とにより一義的に定まるよう構成さ
れることからなっている０ すなわち、例えば、第３図に示すように、出力バッファ
２１は機能ユニッ）１０からの出力信号２３“と同じく
入力信号１１ａ′と制御信号２０′を入力として、出力
レベルの選択を行なうセレクタ（ＳＥＬ ）２２を含ん
でいる。
力信号２３′〜２６′を４個の出力バッファ（ＢＵＦ）
２１を介して出力する機能ユニ１，７Ｆ ５− １０を有する半導体集積回路において、前記出カバ、７
ア２１はその出力レベルが機能ユニット１゜の出力信号
２３′〜２６′及び入力端子１１ａに入力される１個の
入力信号１１ａ′と１個の外部制御端子２０から供給さ
れる制御信号２０’とにより一義的に定まるよう構成さ
れることからなっている０ すなわち、例えば、第３図に示すように、出力バッファ
２１は機能ユニッ）１０からの出力信号２３“と同じく
入力信号１１ａ′と制御信号２０′を入力として、出力
レベルの選択を行なうセレクタ（ＳＥＬ ）２２を含ん
でいる。
次に本実施例の動作について説明する。
制御信号２０’の機能は、機能ユニット１０からバッフ
ァ２１に出力される出力信号２３“〜２６“と、入力信
号１１ａ′の制御を主目的とする。制御信号２０′が′
ｌＯ″レベルのときは、機能ユニット１０からの通常出
力とし、制御信号２０′が“１”レベルのときは、機能
ユニット１０からの出力信号とはかかわらず、機能ユニ
ット内部の ６− 機能論理入力信号、例えばリセット信号によって、出力
信号２３′〜２６′の出力レベルを規制させる様設計さ
れている。
ァ２１に出力される出力信号２３“〜２６“と、入力信
号１１ａ′の制御を主目的とする。制御信号２０′が′
ｌＯ″レベルのときは、機能ユニット１０からの通常出
力とし、制御信号２０′が“１”レベルのときは、機能
ユニット１０からの出力信号とはかかわらず、機能ユニ
ット内部の ６− 機能論理入力信号、例えばリセット信号によって、出力
信号２３′〜２６′の出力レベルを規制させる様設計さ
れている。
従って、第３図の様な回路構成で出力部分を設計すれば
、制御信号２０′によって、入力信号１１３′がイネー
ブル状態となシ、入力信号１１ａ′がＩＩＯルベルのと
き出力信号２３′のレベルは”００レベルとなり、又、
入力信号１１ａ′のレベルが１１”レベルのとき出力信
号レベルは′１″レベルとなり、それぞれの状態におい
て測定可能となる。すなわち、機能ユニット１０の出力
レベル測定は、制御端子を設けることと、既存の入力端
子を利用することによって、テスト回数は２回で済むこ
とになる。
、制御信号２０′によって、入力信号１１３′がイネー
ブル状態となシ、入力信号１１ａ′がＩＩＯルベルのと
き出力信号２３′のレベルは”００レベルとなり、又、
入力信号１１ａ′のレベルが１１”レベルのとき出力信
号レベルは′１″レベルとなり、それぞれの状態におい
て測定可能となる。すなわち、機能ユニット１０の出力
レベル測定は、制御端子を設けることと、既存の入力端
子を利用することによって、テスト回数は２回で済むこ
とになる。
なお、本実施例は、出力端子の数が４個の場合を示した
が、本発明はこれに限定されることなく複数Ｎ個の出力
端子のものに適用されることは言うまでもない。
が、本発明はこれに限定されることなく複数Ｎ個の出力
端子のものに適用されることは言うまでもない。
（発明の効果）
以上、詳細に説明したとおシ、本発明によれば、上記の
構成により、機能ユニットとしてのＬＳＩの端子数及び
ＬＳＩ機能の複雑さによらず、テストベクトル数は、２
ベクトルでＬＳＩの出力レベルは確定でき測定可能とな
り、ＬＳＩ測定時間を大幅に短縮した半導体集積回路が
得られる。このことは、最近のＬＳＩの多ビン化、高機
能化を考えると、出力端子数の増大９機能の複雑さから
、出力レベルの測定に要するテストベクトルの数は、平
均して出力端子数の２倍以上であることは明らかであ、
９、ＬＳＩの機能試験に要する時間は、きわめて増大す
る。従って本発明の適用による効果は極めて犬となる。
構成により、機能ユニットとしてのＬＳＩの端子数及び
ＬＳＩ機能の複雑さによらず、テストベクトル数は、２
ベクトルでＬＳＩの出力レベルは確定でき測定可能とな
り、ＬＳＩ測定時間を大幅に短縮した半導体集積回路が
得られる。このことは、最近のＬＳＩの多ビン化、高機
能化を考えると、出力端子数の増大９機能の複雑さから
、出力レベルの測定に要するテストベクトルの数は、平
均して出力端子数の２倍以上であることは明らかであ、
９、ＬＳＩの機能試験に要する時間は、きわめて増大す
る。従って本発明の適用による効果は極めて犬となる。
第１図は従来の半導体集積回路の一例を示すブロック図
、第２図は本発明の一実施例を示すブロック図、第３図
はその部分詳細ブロック図である。 １０・・・・・・櫓シュニット、１１．ｌｌａ・・・・
・・入力端子、１１’、ｌｌａ’・・・・・・入力信号
、１２・・・・・・出力バッファ、１３〜１６・・・・
・・出力端子、１３′〜１６′・・・・・・出力信号、
２０・・・・・・制御端子、２０′・・・・・・制御信
号、２１・・・・・・出力バッファ、２２・・・・・・
セレクタ、２３〜２６・・・・・・出力端子、２３′〜
２６′・・・・・・出力信号、２３“・・・・・・出力
信号。 ９− カｌ閃 ７１イ二か壮７
、第２図は本発明の一実施例を示すブロック図、第３図
はその部分詳細ブロック図である。 １０・・・・・・櫓シュニット、１１．ｌｌａ・・・・
・・入力端子、１１’、ｌｌａ’・・・・・・入力信号
、１２・・・・・・出力バッファ、１３〜１６・・・・
・・出力端子、１３′〜１６′・・・・・・出力信号、
２０・・・・・・制御端子、２０′・・・・・・制御信
号、２１・・・・・・出力バッファ、２２・・・・・・
セレクタ、２３〜２６・・・・・・出力端子、２３′〜
２６′・・・・・・出力信号、２３“・・・・・・出力
信号。 ９− カｌ閃 ７１イ二か壮７
Claims (1)
- 複数Ｍ個の入力信号を受け複数Ｎ個の出力信号を複数Ｎ
個の出力バッファを介して出力する機能ユニットヲ有す
る半導体集積回路において、前記出力バッファはその出
力レベルが前記機能ブロックの出力信号及び１個の入力
信号と１個の外部制御端子から供給される制御信号とに
よシー義的に定まるよう構成されることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4870584A JPS60192343A (ja) | 1984-03-14 | 1984-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4870584A JPS60192343A (ja) | 1984-03-14 | 1984-03-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192343A true JPS60192343A (ja) | 1985-09-30 |
Family
ID=12810727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4870584A Pending JPS60192343A (ja) | 1984-03-14 | 1984-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433958A (en) * | 1987-07-29 | 1989-02-03 | Nec Corp | Semiconductor integrated circuit |
| JPS6464249A (en) * | 1987-09-03 | 1989-03-10 | Nec Corp | Semiconductor integrated circuit |
-
1984
- 1984-03-14 JP JP4870584A patent/JPS60192343A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433958A (en) * | 1987-07-29 | 1989-02-03 | Nec Corp | Semiconductor integrated circuit |
| JPS6464249A (en) * | 1987-09-03 | 1989-03-10 | Nec Corp | Semiconductor integrated circuit |
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