JPS5942461A - 電卓用ｌｓｉテスタ - Google Patents
電卓用ｌｓｉテスタInfo
- Publication number
- JPS5942461A JPS5942461A JP57154406A JP15440682A JPS5942461A JP S5942461 A JPS5942461 A JP S5942461A JP 57154406 A JP57154406 A JP 57154406A JP 15440682 A JP15440682 A JP 15440682A JP S5942461 A JPS5942461 A JP S5942461A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cpu
- instruction
- cpu1
- operates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、テスト時間を短縮するように機能改善した
電卓用ＬＳＩテスタに関するものである。
電卓用ＬＳＩテスタに関するものである。
従来、この種の電卓用ＬＳＩテスタとして、第】図に示
すものｈ−あった。第１図において、１は中央処理装置
（本明細書ではＣＰＵという）。２は被測定素子用電源
電圧設定回路、３は周波数設定回路、４は周波数測定回
路、５は良・不良判定回路であり、ＣＰＵ１へ被測定素
子用電源電圧設定回路２１周波数設定回路３１周波数測
定回路４゜良・不良判定回路５は並列に接続されており
、その使用される順序はＣＰＵ１のプログラミングで決
定される。なお、ここでは使用する順序を２゜３．４．
５とし点線で示した。
すものｈ−あった。第１図において、１は中央処理装置
（本明細書ではＣＰＵという）。２は被測定素子用電源
電圧設定回路、３は周波数設定回路、４は周波数測定回
路、５は良・不良判定回路であり、ＣＰＵ１へ被測定素
子用電源電圧設定回路２１周波数設定回路３１周波数測
定回路４゜良・不良判定回路５は並列に接続されており
、その使用される順序はＣＰＵ１のプログラミングで決
定される。なお、ここでは使用する順序を２゜３．４．
５とし点線で示した。
次に、動作について説明する。
まず、ＣＰＵ１からの命令を受け、被測定素子用電源電
圧設定回路２が動作し、被測定素子の電源電圧端子に所
定のバイアス電位を設定する。また、ＣＰＵ１からの周
波数設定の命令が周波数設定回路３を動作させるととも
に、周波数測定回路４へその値を設定する。さらに、Ｃ
ＰＵＩの命令が、周波数測定回路４を動作させると、被
測定素子の周波数を測定する。そして、次のＣＰＵ１か
らの命令によって良・不良判定回路５が動作し、設定値
と測定値を比較して良・不良の判定を行う。
圧設定回路２が動作し、被測定素子の電源電圧端子に所
定のバイアス電位を設定する。また、ＣＰＵ１からの周
波数設定の命令が周波数設定回路３を動作させるととも
に、周波数測定回路４へその値を設定する。さらに、Ｃ
ＰＵＩの命令が、周波数測定回路４を動作させると、被
測定素子の周波数を測定する。そして、次のＣＰＵ１か
らの命令によって良・不良判定回路５が動作し、設定値
と測定値を比較して良・不良の判定を行う。
したがって、上記のよ５に構成された従来の電卓用ＬＳ
Ｉテスタは、周波数設定と周波数測定のプログラミング
が同時にできずに】命令ごとの設定が必要となり、テス
トに時間がかかる欠点があった。
Ｉテスタは、周波数設定と周波数測定のプログラミング
が同時にできずに】命令ごとの設定が必要となり、テス
トに時間がかかる欠点があった。
この発明は、上記の欠点を除去するためになされたもの
で、ＣＰＵと７ドレスを同一とする別のＣＰＵを設けて
アドレスラインを共有状態に接続し、同一時間内に動作
可能な回路を別々のＣＰＵにそれぞれ取り付けることに
より、テスト時間を短縮してテストできるようにした電
卓用ＬＳＩテスタを提供するものである。以下この発明
を図面について説明する。
で、ＣＰＵと７ドレスを同一とする別のＣＰＵを設けて
アドレスラインを共有状態に接続し、同一時間内に動作
可能な回路を別々のＣＰＵにそれぞれ取り付けることに
より、テスト時間を短縮してテストできるようにした電
卓用ＬＳＩテスタを提供するものである。以下この発明
を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、６は
前記ＣＰＵ１と７ドレスを同一とする別のＣＰＵであり
、被測定素子用電源電圧設定回路２、周波数測定回路４
および良・不良判定回路５は、ＣＰＵ１に並列に接続さ
れ、周波数設定回路３はＣＰＵ６と接続されている。ま
た、ＣＰＵ１とＣＰＵ６の７ドレスラインは共有状態で
接続される。
前記ＣＰＵ１と７ドレスを同一とする別のＣＰＵであり
、被測定素子用電源電圧設定回路２、周波数測定回路４
および良・不良判定回路５は、ＣＰＵ１に並列に接続さ
れ、周波数設定回路３はＣＰＵ６と接続されている。ま
た、ＣＰＵ１とＣＰＵ６の７ドレスラインは共有状態で
接続される。
次に、動作について説明する。
ＣＰＵ１からの命令を受けて被測定素子用電源電圧設定
回路２が動作し、被測定素子の電源電圧端子に所定のバ
イアス電位が設定される。続いて、ＣＰＵ６の命令が周
波数設定回路３を動作させると同時に、ＣＰＵＩの命令
が周波数測定回路４を動作させる。つまり、この時点で
、周波数の設定と測定とが】命令時間内で処理できる。
回路２が動作し、被測定素子の電源電圧端子に所定のバ
イアス電位が設定される。続いて、ＣＰＵ６の命令が周
波数設定回路３を動作させると同時に、ＣＰＵＩの命令
が周波数測定回路４を動作させる。つまり、この時点で
、周波数の設定と測定とが】命令時間内で処理できる。
次いで、ＣＰ Ｕ １より良・不良判定回路５が命令を
受は動作し、良品、不良品の判定を行う。
受は動作し、良品、不良品の判定を行う。
なお、上記実施例は第２図に示したズｐツク図の接続に
限定されるものではなく、少なくとも同一時間内に動作
可能な周波数設定回路３と周波数測定回路４をそれぞれ
別々のＣＰＩＪＩとＣＰＵ６−・接続すればよい。
限定されるものではなく、少なくとも同一時間内に動作
可能な周波数設定回路３と周波数測定回路４をそれぞれ
別々のＣＰＩＪＩとＣＰＵ６−・接続すればよい。
以上説明したようＫこの発明は、同一時間内に動作可能
なＬＳＩの機能測定に必要な各回路を別々のＣＰＵへ接
続したので、テスト時間の短縮がはかれる効果がある。
なＬＳＩの機能測定に必要な各回路を別々のＣＰＵへ接
続したので、テスト時間の短縮がはかれる効果がある。
第１図は従来の電卓用ＬＳＩテスタを示すブーツク図、
第２図はこの発明の一実施例である電卓用ＬＳＩ′テス
タを示すブロック図である。 図中、１．６はＣＰＵ、２は被測定素子用電源電圧設定
回路、３は周波数設定回路、４は周波数測定回路、５は
良・不良判定回路である。なお、図中の同一符号は同一
または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１１Ｑ
第２図はこの発明の一実施例である電卓用ＬＳＩ′テス
タを示すブロック図である。 図中、１．６はＣＰＵ、２は被測定素子用電源電圧設定
回路、３は周波数設定回路、４は周波数測定回路、５は
良・不良判定回路である。なお、図中の同一符号は同一
または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１１Ｑ
Claims (1)
- ＣＰＵと、とのＣＰＵと７ドレスを同一とする別のＣＰ
Ｕとを７ドレスラインを共有状態に接続し、同一時間内
に動作可能なＬＳＩの機能測定に必要な各回路を前記側
ＣＰＵへ別々に接続したことを特徴とする電卓用ＬＳＩ
テスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154406A JPS5942461A (ja) | 1982-09-02 | 1982-09-02 | 電卓用ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154406A JPS5942461A (ja) | 1982-09-02 | 1982-09-02 | 電卓用ｌｓｉテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5942461A true JPS5942461A (ja) | 1984-03-09 |
Family
ID=15583449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154406A Pending JPS5942461A (ja) | 1982-09-02 | 1982-09-02 | 電卓用ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166790A (ja) * | 1982-03-26 | 1983-10-01 | 日立化成工業株式会社 | ほうろう基板抵坑印刷配線板の製造法 |
-
1982
- 1982-09-02 JP JP57154406A patent/JPS5942461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166790A (ja) * | 1982-03-26 | 1983-10-01 | 日立化成工業株式会社 | ほうろう基板抵坑印刷配線板の製造法 |
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