JPS63139266A - 大規模集積回路のテストデ−タ作成方法 - Google Patents
大規模集積回路のテストデ−タ作成方法Info
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- JPS63139266A JPS63139266A JP61286290A JP28629086A JPS63139266A JP S63139266 A JPS63139266 A JP S63139266A JP 61286290 A JP61286290 A JP 61286290A JP 28629086 A JP28629086 A JP 28629086A JP S63139266 A JPS63139266 A JP S63139266A
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- 230000002457 bidirectional effect Effects 0.000 abstract description 15
- 238000004519 manufacturing process Methods 0.000 abstract description 2
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- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- G—PHYSICS
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路のテストデータ作成方法に係り
、特に異品種間で機能、本数が共通な制御入力ピンを有
し、当該制御入力ピンに、異品種間でも画一的な入力状
態を設定することにより、当該大規模集積回路の任意の
信号ピンを所望の状態に設定することが可能な制御回路
を有する大規模論理集積回路ファミリーについて、各集
積回路個別の直流特性テストに好適なテストデータ自動
作成方法に関する。
、特に異品種間で機能、本数が共通な制御入力ピンを有
し、当該制御入力ピンに、異品種間でも画一的な入力状
態を設定することにより、当該大規模集積回路の任意の
信号ピンを所望の状態に設定することが可能な制御回路
を有する大規模論理集積回路ファミリーについて、各集
積回路個別の直流特性テストに好適なテストデータ自動
作成方法に関する。
大規模論理集積回路（以下、論理ＬＳＩと略称する）の
一般的構成例を第５図（Ａ）に示す。第５図（Ａ）にお
いて、１０がＬＳＩチップ、１１はポンディングパッド
、１２は人出力バッファ部を示す、また１３は論理回路
を構成する内部領域である。同図（Ｂ）は該論理ＬＳＩ
のＡ部の拡大図を示したもので、入出力バッファ部１２
にはバッファゲート３１が設けられている。
一般的構成例を第５図（Ａ）に示す。第５図（Ａ）にお
いて、１０がＬＳＩチップ、１１はポンディングパッド
、１２は人出力バッファ部を示す、また１３は論理回路
を構成する内部領域である。同図（Ｂ）は該論理ＬＳＩ
のＡ部の拡大図を示したもので、入出力バッファ部１２
にはバッファゲート３１が設けられている。
近年、このような論理ＬＳＩに対し、テスタビリティを
向上させるため、異品種間で機能、本数が共通な制御入
力ピンを有し、当該制御入力ピンに、異品種間でも１画
一的な入力状態を設定することにより、当該論理ＬＳＩ
の任意の信号ピンを所望の状態に設定することが可能な
制御回路を備えた論理ＬＳＩファミリーが実現している
。
向上させるため、異品種間で機能、本数が共通な制御入
力ピンを有し、当該制御入力ピンに、異品種間でも１画
一的な入力状態を設定することにより、当該論理ＬＳＩ
の任意の信号ピンを所望の状態に設定することが可能な
制御回路を備えた論理ＬＳＩファミリーが実現している
。
第６図（Ａ）は、か−る論理ＬＳＩの構成例を示したも
ので、１０〜１３は第５図と全く同じである。２３が機
能の固定された制御用入力ピン用ポンディングパッド、
２１が当該論理ＬＳＩの全信号ピンの状態を制御する制
御回路、２２は制御回路配線である０本論理ＬＳＩでは
、制御回路、制御回路配線が入出力バッファ部（いわゆ
る額縁部）に設けられており、この回路部は、当該論理
ＬＳＩファミリーに共通的に設けられるものである。即
ち、当該ファミリーでも品種毎に、入力ピン位置（入力
ピン番号）、出力ピン位置（出力ピン番号）等は異なる
が、制御回路構成は共通である。
ので、１０〜１３は第５図と全く同じである。２３が機
能の固定された制御用入力ピン用ポンディングパッド、
２１が当該論理ＬＳＩの全信号ピンの状態を制御する制
御回路、２２は制御回路配線である０本論理ＬＳＩでは
、制御回路、制御回路配線が入出力バッファ部（いわゆ
る額縁部）に設けられており、この回路部は、当該論理
ＬＳＩファミリーに共通的に設けられるものである。即
ち、当該ファミリーでも品種毎に、入力ピン位置（入力
ピン番号）、出力ピン位置（出力ピン番号）等は異なる
が、制御回路構成は共通である。
第６図（Ａ）におけるＢ部の拡大図を同図（Ｂ）に示す
、一般の論理ＬＳＩ場合、第５図（Ｂ）の様に人出カバ
ソファ部１２にはバッファゲート３１のみが設けられて
いるだけであるが、該論理ＬＳＩでは、入出力バッファ
部１２の中に通常のバッファゲート３１の他に、制御回
路２１の論理の一部４２がく＼りっれられている。なお
、図面では省略したが、制御回路２１には、ドライバ部
が設けられている。即ち、当該論理ＬＳＩファミリーで
は、全入出力ピンに対して制御回路系４１が共通的に設
けられている。言い換えれば、当該論理ＬＳＩファミリ
ーの出力バッファゲート、あるいは双方向バッファゲー
ト自体が、制御回路の一部であるゲート４２を共通的に
持っていることになる。制御回路２１は、２つの制御用
入力ピン２３の入力状態の組み合せ（このデータは当該
論理ファミリー共通）で、他の信号ピンの状態を決める
もので、例えば、この２ピンが（Ｌ、Ｌ）であれば、全
出力ピンは「Ｌ」、双方向ピンも出力モードでｒＬＪと
なり、（Ｌ、Ｈ）であれば、全出力ピンは「Ｈ」、双方
向ピンも出力モードでｒＨＪとなり、（Ｈ，Ｌ）であれ
ば、全出力ピンはｒＨＪ、双方向ピンは入力モードとな
り、（Ｈ，Ｈ）となれば、当該制御回路と全信号ピンが
切り放され。
、一般の論理ＬＳＩ場合、第５図（Ｂ）の様に人出カバ
ソファ部１２にはバッファゲート３１のみが設けられて
いるだけであるが、該論理ＬＳＩでは、入出力バッファ
部１２の中に通常のバッファゲート３１の他に、制御回
路２１の論理の一部４２がく＼りっれられている。なお
、図面では省略したが、制御回路２１には、ドライバ部
が設けられている。即ち、当該論理ＬＳＩファミリーで
は、全入出力ピンに対して制御回路系４１が共通的に設
けられている。言い換えれば、当該論理ＬＳＩファミリ
ーの出力バッファゲート、あるいは双方向バッファゲー
ト自体が、制御回路の一部であるゲート４２を共通的に
持っていることになる。制御回路２１は、２つの制御用
入力ピン２３の入力状態の組み合せ（このデータは当該
論理ファミリー共通）で、他の信号ピンの状態を決める
もので、例えば、この２ピンが（Ｌ、Ｌ）であれば、全
出力ピンは「Ｌ」、双方向ピンも出力モードでｒＬＪと
なり、（Ｌ、Ｈ）であれば、全出力ピンは「Ｈ」、双方
向ピンも出力モードでｒＨＪとなり、（Ｈ，Ｌ）であれ
ば、全出力ピンはｒＨＪ、双方向ピンは入力モードとな
り、（Ｈ，Ｈ）となれば、当該制御回路と全信号ピンが
切り放され。
当該論理ＬＳＩは通常動作モードとなる。
このように、制御回路を備えた論理ＬＳＩファミリーで
は、異品種間でも、制御用入力ピンの状態により、他の
信号ピン（入力、出力、双方向ピン）の状態を共通的に
制御することができる。しかしながら、ピン仕様（ピン
番と入力ピン、出力ピン、双方向ピンの対応）は、当該
論理ＬＳＩファミリーでも品種毎に異なる。このため、
論理ＬＳＩのテスト、特に直流特性テストに際しては、
ビン番と信号ビンの対応をｙＩ４極めてテストデータ（
診断データ）を作成する必要がある。この場合、従来は
当該論理ＬＳＩの論理構成を基に、設計者もしくは第３
者が、ピン番と入力ビン、出力ピン、双方向ピンの対応
を１ビンずつ調べて、制御用入力ピンの状態により、当
該ピンがｒ）（Ｊ 、 ［、Ｊ 。
は、異品種間でも、制御用入力ピンの状態により、他の
信号ピン（入力、出力、双方向ピン）の状態を共通的に
制御することができる。しかしながら、ピン仕様（ピン
番と入力ピン、出力ピン、双方向ピンの対応）は、当該
論理ＬＳＩファミリーでも品種毎に異なる。このため、
論理ＬＳＩのテスト、特に直流特性テストに際しては、
ビン番と信号ビンの対応をｙＩ４極めてテストデータ（
診断データ）を作成する必要がある。この場合、従来は
当該論理ＬＳＩの論理構成を基に、設計者もしくは第３
者が、ピン番と入力ビン、出力ピン、双方向ピンの対応
を１ビンずつ調べて、制御用入力ピンの状態により、当
該ピンがｒ）（Ｊ 、 ［、Ｊ 。
「不定」等になる条件を見極めてテストデータを作成し
ていた。
ていた。
なお、テスタビリティ向上のため制御回路を論理ＬＳＩ
に備えつけることは、例えばフェアチャイルド社のＬＳ
Ｉカタログ” Ｆ Ｇ Ｃ５ｅｒｉｅｓ Ａｄｖａｎｃ
ｅｄ ２−Ｍｌｃｒｏｎ ＣＭＯ８Ｇａｔｅ Ａｒｒａ
ｙ Ｆａｗｉｌｙ″ （１９８４年１２月）に示されて
いる。
に備えつけることは、例えばフェアチャイルド社のＬＳ
Ｉカタログ” Ｆ Ｇ Ｃ５ｅｒｉｅｓ Ａｄｖａｎｃ
ｅｄ ２−Ｍｌｃｒｏｎ ＣＭＯ８Ｇａｔｅ Ａｒｒａ
ｙ Ｆａｗｉｌｙ″ （１９８４年１２月）に示されて
いる。
（発明が解決しようとする問題点）
従来技術においては、論理ＬＳＩのテストデータの作成
に多大な工数がか−り、これは論理規模の増大に伴ない
増加し、データ作成ミスを起こす可能性があった。
に多大な工数がか−り、これは論理規模の増大に伴ない
増加し、データ作成ミスを起こす可能性があった。
本発明の目的は、制御用入力ピンの状態により。
全入出力信号ピンの状態を制御することができる制御回
路を備えた論理ＬＳＩファミリーについて、各論理ＬＳ
Ｉ個別のテストデータの作成を容易化、自動化すること
にある。
路を備えた論理ＬＳＩファミリーについて、各論理ＬＳ
Ｉ個別のテストデータの作成を容易化、自動化すること
にある。
Ｃ問題点を解決するための手段及び作用〕本発明は、品
種毎のビン仕様は当該論理ＬＳＩの論理回路を定義した
論理記述データを引用し、これを制御用入力ビンに設定
する信号ピン状態制御信号用の制御データテーブルと＼
もにパソコン等に入力して、テストデータを自動的に作
成する。
種毎のビン仕様は当該論理ＬＳＩの論理回路を定義した
論理記述データを引用し、これを制御用入力ビンに設定
する信号ピン状態制御信号用の制御データテーブルと＼
もにパソコン等に入力して、テストデータを自動的に作
成する。
（作 用〕
論理記述データは当該論理ＬＳＩの製造の際に作成され
るもので、これには該論理ＬＳＩのピン情報（ピン番と
入力ピン、出力ピン、双方向ピンの対応）が含まれてい
る。したがって、この論理記述データのピン情報と制御
データテーブルの制御情報とを組み合せることにより、
当該論理ＬＳＩのテストデータを容易に作成することが
できる。
るもので、これには該論理ＬＳＩのピン情報（ピン番と
入力ピン、出力ピン、双方向ピンの対応）が含まれてい
る。したがって、この論理記述データのピン情報と制御
データテーブルの制御情報とを組み合せることにより、
当該論理ＬＳＩのテストデータを容易に作成することが
できる。
この作成されたテストデータにもとづき、当該論理ＬＳ
Ｉの制御ピン、入力ピン及び入力モードの双方向ビンに
ｒＨＪあるいはｒＬＪを設定し、出力ピン及び出力モー
ドの双方向ピンが期待通りｒＨＪあるいはｒＬＪになる
かどうかテスト（直流テスト）する。
Ｉの制御ピン、入力ピン及び入力モードの双方向ビンに
ｒＨＪあるいはｒＬＪを設定し、出力ピン及び出力モー
ドの双方向ピンが期待通りｒＨＪあるいはｒＬＪになる
かどうかテスト（直流テスト）する。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例の作業フロー図である。目的
とするＬＳＩ論理回路データを入力して（ステップ１０
１）、当該論理ＬＳＩの論理回路を定義した論理記述デ
ータを生成しくステップ１０２）、該論理記述データに
したがってＬＳＩを製造する（ステップ１０３）、この
時、論理記述データはファイル化して保存される。この
論理記述データには当該論理ＬＳＩのピン情報が含まれ
ているため、当該論理ＬＳＩの直流特性テスト（ＤＣテ
スト）をするにあたり、そのピン仕様をファイル化され
ている論理記述データより得る。
とするＬＳＩ論理回路データを入力して（ステップ１０
１）、当該論理ＬＳＩの論理回路を定義した論理記述デ
ータを生成しくステップ１０２）、該論理記述データに
したがってＬＳＩを製造する（ステップ１０３）、この
時、論理記述データはファイル化して保存される。この
論理記述データには当該論理ＬＳＩのピン情報が含まれ
ているため、当該論理ＬＳＩの直流特性テスト（ＤＣテ
スト）をするにあたり、そのピン仕様をファイル化され
ている論理記述データより得る。
このビン仕様情報と当該ＬＳＩファミリー共通の制御デ
ータテーブルとをパソコン等に入力しくステップ１０４
，１０５）、各信号ピンについて、その仕様（入力ピン
か、出力ピンか、双方向か）と制御データテーブルの制
御情報にもとづいてｒＨＪ 、ｒＬＪ 、ｒ不定」等に
よる条件を決定していって、ＤＣテスト用データを作成
し、ファイル化する（ステップ１０６，１０７）。テス
トは、自動テスタ１１０に被テスト論理ＬＳＩＩＩＩを
セットして、ファイルよりテストデータを入力し、テス
タ制御プログラムを走行させて行う。テスト制御プログ
ラムはテスタ１１０を起動したり、テストリミット値等
を規定するものである。
ータテーブルとをパソコン等に入力しくステップ１０４
，１０５）、各信号ピンについて、その仕様（入力ピン
か、出力ピンか、双方向か）と制御データテーブルの制
御情報にもとづいてｒＨＪ 、ｒＬＪ 、ｒ不定」等に
よる条件を決定していって、ＤＣテスト用データを作成
し、ファイル化する（ステップ１０６，１０７）。テス
トは、自動テスタ１１０に被テスト論理ＬＳＩＩＩＩを
セットして、ファイルよりテストデータを入力し、テス
タ制御プログラムを走行させて行う。テスト制御プログ
ラムはテスタ１１０を起動したり、テストリミット値等
を規定するものである。
第３図にテストデータの具体的作成例を示す。
第３図において、ＬＳＩ個別データである「論理記述デ
ータ」３０１には、当該論理ＬＳＩのピン情報（何番ビ
ンが入力ピンか出力ピンがというような情報）が含まれ
ている。本例の場合、１番ピンと２番ピンが入力ピン（
Ｉ）、３番ピンと４番ビンが出力ピン（０）、５番ピン
と６＃ｉビンが双方向ビン（Ｂ）、２０番ビンと２１番
ピンが制御用入力ビンを示している。一方、「制御デー
タテーブル」３０２には、当該論理ＬＳＩファミリーに
共通に、制御入力ピン（本例では２０ピン、２１ピン）
のＨ／Ｌの組み合わせで、被テストＬＳＩのどの信号ピ
ンの直流特性がテストされる状態になるかゾテーブルと
して定義されている。この論理記述データ３０１と制御
データテーブル３０２とを組み合せて「テストデータ」
３０３が作成される。こ＼で作成される「テストデータ
」３０３は、各ステップ毎に、制御入力ビン及び、他の
信号ピンがＨ／Ｌいずれの状態になっているかが、デー
タ化されたものである。
ータ」３０１には、当該論理ＬＳＩのピン情報（何番ビ
ンが入力ピンか出力ピンがというような情報）が含まれ
ている。本例の場合、１番ピンと２番ピンが入力ピン（
Ｉ）、３番ピンと４番ビンが出力ピン（０）、５番ピン
と６＃ｉビンが双方向ビン（Ｂ）、２０番ビンと２１番
ピンが制御用入力ビンを示している。一方、「制御デー
タテーブル」３０２には、当該論理ＬＳＩファミリーに
共通に、制御入力ピン（本例では２０ピン、２１ピン）
のＨ／Ｌの組み合わせで、被テストＬＳＩのどの信号ピ
ンの直流特性がテストされる状態になるかゾテーブルと
して定義されている。この論理記述データ３０１と制御
データテーブル３０２とを組み合せて「テストデータ」
３０３が作成される。こ＼で作成される「テストデータ
」３０３は、各ステップ毎に、制御入力ビン及び、他の
信号ピンがＨ／Ｌいずれの状態になっているかが、デー
タ化されたものである。
第２図は本発明の他の実施例の作業フロー図を示したも
ので、第１図と異なる点は、当該論理ＬＳＩの個別のビ
ン仕様情報と当該論理ＬＳＩファミリー共通の制御デー
タテーブルを組み合せる他に、更にテスタの制御データ
テーブルをも組み合せて「ＤＣテスト用データ＋テスタ
制御プログラム」を生成することである。
ので、第１図と異なる点は、当該論理ＬＳＩの個別のビ
ン仕様情報と当該論理ＬＳＩファミリー共通の制御デー
タテーブルを組み合せる他に、更にテスタの制御データ
テーブルをも組み合せて「ＤＣテスト用データ＋テスタ
制御プログラム」を生成することである。
第２図に対応する具体的作成例を第４図に示す。
第４図において、「論理記述データ」４０１及び「制御
データ・テーブル」４０２は第３図と同様である。こ−
では、これらに「テスタ制御データ・テーブル」４０３
をも組み合わせて、「テストデータ＋ラスタ制御プログ
ラム」４０４を生成する。「テスタ制御データ・テーブ
ル」４０３には、電源設定値、各直流パラメータのリミ
ット値等をテーブルとして定義している０作成された「
テストデータ＋テスタ制御プログラム」４０４は、テス
ト条件の設定、テスタの起動命令から、ＤＣパラメータ
・テストデータ（何番ピンがＨ１何番ピンがＬというデ
ータ）、テストリミット値、テスト後の処理命令等がプ
ログラムとして生成されたものである。
データ・テーブル」４０２は第３図と同様である。こ−
では、これらに「テスタ制御データ・テーブル」４０３
をも組み合わせて、「テストデータ＋ラスタ制御プログ
ラム」４０４を生成する。「テスタ制御データ・テーブ
ル」４０３には、電源設定値、各直流パラメータのリミ
ット値等をテーブルとして定義している０作成された「
テストデータ＋テスタ制御プログラム」４０４は、テス
ト条件の設定、テスタの起動命令から、ＤＣパラメータ
・テストデータ（何番ピンがＨ１何番ピンがＬというデ
ータ）、テストリミット値、テスト後の処理命令等がプ
ログラムとして生成されたものである。
第２図の構成では、この「テストデータ＋テスタ制御プ
ログラム」を直接テスタ２１０にかけることにより、テ
スタ側へ別途の制御プログラムを組むことなく、被テス
トＬＳＩ２１１がテストされる。
ログラム」を直接テスタ２１０にかけることにより、テ
スタ側へ別途の制御プログラムを組むことなく、被テス
トＬＳＩ２１１がテストされる。
本発明によれば、同一ファミリーで多品種に渡る大規模
論理集積回路の直流特性を自動テスタでテストする場合
、そのテストデータの作成に人手工数がか−らず、更に
論理設計者も、テスト用制御回路をＬ＆撤する必要はな
く、論理設計の面でもテストデータ作成の面でも、余分
な作業から開放される。
論理集積回路の直流特性を自動テスタでテストする場合
、そのテストデータの作成に人手工数がか−らず、更に
論理設計者も、テスト用制御回路をＬ＆撤する必要はな
く、論理設計の面でもテストデータ作成の面でも、余分
な作業から開放される。
品種別のピン仕様は、当該論理集積回路の論理回路デー
タから引用すること、更に制御入力ピンに与える信号も
ファミリーの中で共通であることから、データ作成ミス
の可能性もなく、テストデータのステップ数も数ステッ
プで済む。
タから引用すること、更に制御入力ピンに与える信号も
ファミリーの中で共通であることから、データ作成ミス
の可能性もなく、テストデータのステップ数も数ステッ
プで済む。
この様に、本発明によれば、膨大な設計工数の低減、テ
ストデータデバッグ工数の低減がはかれる。
ストデータデバッグ工数の低減がはかれる。
第１図及び第２図は本発明の一実施例の作業フロー図、
第３図及び第４図はテストデータの具体的作成例を示す
図、第５図は一般的論理ＬＳＩチップの概念図及びその
一部拡大図、第６図は入出力ピン制御回路を備えた論理
ＬＳチップの概念図及びその一部拡大図である。 １ｏ・・・ＬＳＩチップ、 １１・・・一般信号用ボ
ンデイングパッド、 １２・・・入出力バッファ領域
、１３・・・内部論理領域、 ２１・・・制御回路バッ
ファ部、 ２２・・・制御回路配線、 ３０１・・・論
理記述データ、 ３０２・・・制御データテーブル、３
０３・・・テストデータ、 １１０・・・自動テスタ
。 第１図 第２図 第３図 第４図 第５図（Ａ） 第５図（Ｂ） 第６＠（Ａ） 第６因（β）
第３図及び第４図はテストデータの具体的作成例を示す
図、第５図は一般的論理ＬＳＩチップの概念図及びその
一部拡大図、第６図は入出力ピン制御回路を備えた論理
ＬＳチップの概念図及びその一部拡大図である。 １ｏ・・・ＬＳＩチップ、 １１・・・一般信号用ボ
ンデイングパッド、 １２・・・入出力バッファ領域
、１３・・・内部論理領域、 ２１・・・制御回路バッ
ファ部、 ２２・・・制御回路配線、 ３０１・・・論
理記述データ、 ３０２・・・制御データテーブル、３
０３・・・テストデータ、 １１０・・・自動テスタ
。 第１図 第２図 第３図 第４図 第５図（Ａ） 第５図（Ｂ） 第６＠（Ａ） 第６因（β）
Claims (2)
- （１）異品種間で機能、本数が共通な制御入力ピンを有
し、当該制御入力ピンに、異品種間でも画一的な入力状
態を設定することにより、当該大規模集積回路の任意の
信号ピンを所望の状態に設定することが可能な制御回路
を有する大規模集積回路ファミリーについて、当該大規
模集積回路の論理構成を定義した論理記述データより個
別ピン仕様を得、該個別ピン仕様と前記制御入力ピンに
設定する画一的入力とを組み合わせて、当該大規模集積
回路の任意の信号ピンを被テスト状態に設定するテスト
データを生成することを特徴とする大規模集積回路のテ
ストデータ作成方法。 - （２）前記当該大規模集積回路の論理構成を定義した論
理記述データより得た個別ピン仕様と前記制御入力ピン
に設定する画一的入力条件の他に、当該大規模集積回路
をテストするテスタの制御データとを組み合わせて、当
該大規模集積回路の任意の信号ピンを被測定状態に設定
するテストデータ及びテスト制御プログラムを生成する
ことを特徴とする特許請求の範囲第１項記載の大規模集
積回路のテストデータ作成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286290A JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
| US07/126,834 US4903267A (en) | 1986-12-01 | 1987-11-30 | Method of generating test data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286290A JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63139266A true JPS63139266A (ja) | 1988-06-11 |
| JPH06105284B2 JPH06105284B2 (ja) | 1994-12-21 |
Family
ID=17702464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61286290A Expired - Lifetime JPH06105284B2 (ja) | 1986-12-01 | 1986-12-01 | 大規模集積回路のテストデ−タ作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4903267A (ja) |
| JP (1) | JPH06105284B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096396B2 (en) | 2002-02-19 | 2006-08-22 | Fujitsu Limited | Test system for circuits |
Families Citing this family (12)
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