JPS62179670A - 半導体装置の特性測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の特性測定装置に関し、特には半導
体チップにおける機能試験に併せてスイッチング特性を
も自動測定するための特性測定装置に関する。

〈従来の技術〉 マイクロプロセッサ等の各種半導体装置においては、機
器に搭載するに際してその特性が予め確認されねばなら
ない。特にスイッチング特性は半導体装置の各端子毎に
異なり、少なくともその装置が示す最大遅延時間が装置
の特性を示す夏つの指標として必要とされる。

処で半導体装置における出力遅延時間のスイッチング特
性は、従来からＬＳＩテストシステムにてスイッチング
特性を測定するための専用プログラムが組まれ、他の特
性試験とは独立に、ストローブをスイープすることによ
ってスイッチング時間を測定することによって求められ
ている。

〈発明が解決しようとする問題点〉 上記従来の特性測定システムによれば、ストローブをス
イープする際の設定値により多大な評価時間を必要とし
、半導体装置の特性試験の面で大きな障害になっていた
。

〈問題点を解決するための手段〉 本発明は上記従来のテストシステムの問題点に鑑みてな
されたものでストローブをテストプログラムにてスイー
プすることなく、半導体装置が本来必要とする機能試験
を有効に利用して、スイッチング時間を自動的に測定す
る。

本発明は、半導体装置を機能試験するテストシステムに
次の要素を付加して構成する。即ち、所定周波数をもつ
クロックを発生するクロック発生回路、該クロック発生
回路のクロック出力が与えられて計数するカウンタ、及
び半導体装置の機能試験に伴って半導体装置から出力さ
れる信号に対して、その出力遅延時間を上記クロックの
計数時間を規制して測定するための制御信号を形成する
制御回路部付加して構成する。

く作　用〉 半導体装置の機能を試験するためのテストシステムに付
加して、機能試験に伴って導出された出力信号の遅延時
間を測定するクロック発生回路、カウンタ及び制御回路
が設けられるため、機能試験を実行しながらスイッチン
グ時間を測定することができる。

〈実施例〉 第１図において、集積回路を内蔵したマイクロプロセッ
サ等の各種半導体装置１は、従来公知のテストシステム
２にセットされ、該テストシステム２から機能試験に必
要となるテスト信号３が形成されて上記半導体装置１に
与えられる。半導体装置１では与えられたテスト信号３
に応答して出力信号４を形成し、該出力信号４はテスト
システム２に入力されて、予め設定された機能試験期待
値と必要に応じて比較され、各半導体装置１における特
性が求められる。

上記テストシステム２に加えて、上記半導体装置１の出
力信号４が入力された制御回路５が設けられる。該制御
回路５には、スイッチング特性を測定するための基準レ
ベル七なる高電圧ＶＯＨ及び低電圧ＶＯｔが、上記テス
トシステム２からライン６．７を介して与えられ、次段
に接続されるクロック発生回路■１の動作を規制するた
めの制御信号を形成する。上記高電圧ＶＯＨ及び低電圧
ｖｏＬは、被測定対象の半導体装置■の特性に応じて設
定される。

上記制御回路５で形成された制御信号が入力されたクロ
ック発生回路ＩＩは、所定周波数のクロックを発生して
次段のカウンタ１０に出力する。

カウンタ１０は入力されたクロックを計数し、その計数
値をバス８を介して上記テストシステム２に転送し、遅
延時間々して表示する。

上記特性測定装置において、テストシステム２から半導
体装置１に機能試験のための信号３を与えると、該信号
３の入力に伴って半導体装置１から出力信号４が形成さ
れてテストシステム２に与えられる。このような半導体
装置■の機能試験時に形成された出力信号４は制御回路
５へ与えられ、一方間制御回路５にはテストシステム２
より出力判定時の基準となる高及び低電圧ｖＯＨ＋　”
ＯＬが与えられている。

第２図は出力信号４と基準レベルｖｏＨ１ＶＯＬとの関
係を示し、本実施例では出力信号のレベルに対して例え
ば９０％、１０％のレベルが高電圧ｖｏＨ１低電圧ＶＯ
ｔ、とじて設定されている。従っておいてクロック発生
を指令するための制御信号＋２がクロック発生回路ＩＩ
に与えられる。クロック発生回路１１では入力された指
令に応答してクロックを出力し、カウンター０に入力す
る。カラン５からクロック発生停止を指示する信号がク
ロッ：り発生回路１１に与えられ、クロックの発生は停
止する。その結果カウンター０における計数値の上昇は
止まり、出力信号４のレベルが低電圧ＶＯＲから高電圧
ＶＯＬに達するまでに要した期間ｔのクロック数が計数
され、遅延時間が算定される。

尚上記カウンター０け、特性試験を実施するに際しては
、テストシステム２からのリセット信号９によって予め
内容がクリアされる。

〈発明の効果〉 以上本発明によれば、簡単な構成を付加することによっ
て、半導体装置の機能試験を実行しなからその半導体装
置のスイッチング特性を測定することができ、従来のよ
うに別途にテストプログラムを組む必要がなく、テスト
時間の短縮が図れるだけでなく、効率的なテストを実施
することができ、またシステムを稼動するためのプログ
ラムに　′及ぼす負担も著しく軽減することができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示すためのブロック図
、第２図は同実施例の動作を説明するためのタイムチャ
ートである。 Ｉ：半導体装置　２：テストシステム　５：制御回路１
０　：カウンタ　１１：クロック発生回路 代理人　弁理士　杉　山　毅　至（他１名）ジ））２図

Claims (1)

1. 【特許請求の範囲】 １）入力されたテスト信号に基づく出力信号から半導体
   チップの機能を試験する装置において、所定周波数のク
   ロックを発生するクロック発生回路と、 上記クロックが与えられて入力クロック数を計数するカ
   ウンタと、 上記半導体チップのテスト信号に基づく出力信号が与え
   られて上記クロックの計数期間を制御する信号を形成す
   る制御回路とを備えてなることを特徴とする半導体装置
   の特性測定装置。