JPS6041237A - Ｌｓｉのテスト容易化方式 - Google Patents
Ｌｓｉのテスト容易化方式Info
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- JPS6041237A JPS6041237A JP58149409A JP14940983A JPS6041237A JP S6041237 A JPS6041237 A JP S6041237A JP 58149409 A JP58149409 A JP 58149409A JP 14940983 A JP14940983 A JP 14940983A JP S6041237 A JPS6041237 A JP S6041237A
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- JP
- Japan
- Prior art keywords
- test
- lsi
- group
- tester
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Relating To Insulation (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ゲートアレイに採用して好適なＬＳＩテスト
容易化方式に関する。
容易化方式に関する。
従来、情報処理機器に実装されるＬＳＩ個々を評価する
際、第１図に示すような構成のＬＳＩテスタが用いられ
る。第１図において、１１は被測ＬＳＩ、１２ｄテスタ
本体、１３はテスタ本体１２と被測ＬＳＩ Ｊ Ｊとの
間をつなぐパフォーマンスポードである。ノ母フォーマ
ンスｇ−ド１３には、被測ＬＳＩ Ｊ Ｊの各Ｉ１０
（入出刃）ピンＰ１＃Ｐ！＋・・・、Ｐｎのそれぞれに
固有の接続回路が設けられ、且つ、ドライバ／レシーバ
（ＤＡ１３１）が内蔵される。図示する如く、一般にＬ
ＳＩの２７１本に対しｎ本のテストピンが必要となる。
際、第１図に示すような構成のＬＳＩテスタが用いられ
る。第１図において、１１は被測ＬＳＩ、１２ｄテスタ
本体、１３はテスタ本体１２と被測ＬＳＩ Ｊ Ｊとの
間をつなぐパフォーマンスポードである。ノ母フォーマ
ンスｇ−ド１３には、被測ＬＳＩ Ｊ Ｊの各Ｉ１０
（入出刃）ピンＰ１＃Ｐ！＋・・・、Ｐｎのそれぞれに
固有の接続回路が設けられ、且つ、ドライバ／レシーバ
（ＤＡ１３１）が内蔵される。図示する如く、一般にＬ
ＳＩの２７１本に対しｎ本のテストピンが必要となる。
しかしながら、従来のこの種ＬＳＩテスタにおいては、
ＬＳＩパッケージの各ピン毎に接続回路全もつことから
、多ピンＬＳＩの測定に供されるこの種テスタは非常に
高価なものとなり、特にゲートアレイの如く多種少量の
ＬＳＩ評価には不向きであった。
ＬＳＩパッケージの各ピン毎に接続回路全もつことから
、多ピンＬＳＩの測定に供されるこの種テスタは非常に
高価なものとなり、特にゲートアレイの如く多種少量の
ＬＳＩ評価には不向きであった。
そこで、ＬＳＩそのものに工夫をこらし、ＬＳＩチップ
内において各Ｉ１０セル相互間をリング状につなぎ、シ
フトレジスタ接続させて、テスタと接続する構成金採る
ことが考えられる。しかしながらこの方法では、ＬＳＩ
チップ内に太きカシフトレジスタ面積を必要とし、内部
回路が増えること、そのための制御クロック、入出力ビ
ンが必要となることからコストアップ、機能低下等を招
くという不都合が生じてｂた。
内において各Ｉ１０セル相互間をリング状につなぎ、シ
フトレジスタ接続させて、テスタと接続する構成金採る
ことが考えられる。しかしながらこの方法では、ＬＳＩ
チップ内に太きカシフトレジスタ面積を必要とし、内部
回路が増えること、そのための制御クロック、入出力ビ
ンが必要となることからコストアップ、機能低下等を招
くという不都合が生じてｂた。
本発明は上記欠点に鑑みてなされたものであり、テスト
容易化のだめの制御ビンならヒニＬＳＩ内部に小量のハ
ードウェアを付加することによシ、テストを容易化し、
安価なテスタにてテスト全実現し得るＬＳＩのテスト容
易化方式を提供することを目的とする。
容易化のだめの制御ビンならヒニＬＳＩ内部に小量のハ
ードウェアを付加することによシ、テストを容易化し、
安価なテスタにてテスト全実現し得るＬＳＩのテスト容
易化方式を提供することを目的とする。
本発明は、上記目的を実現するため、ＬＳＩが持つ出力
・々ツファ群の一部全ハイインピーダンス状態とするこ
とのできるテスト容易化のための制御ビンを設け、且つ
このＬＳＩ中に制御ビンを介して到来する制御信号によ
多出力パッファ群のあるグルー７をＯＮシ、残シのグル
ープをＯＦＦするダート回路全付加したものである。そ
してテストシーケンスをそのグループ回数だけ与え）チ
ェックを行なう構成としたものである。
・々ツファ群の一部全ハイインピーダンス状態とするこ
とのできるテスト容易化のための制御ビンを設け、且つ
このＬＳＩ中に制御ビンを介して到来する制御信号によ
多出力パッファ群のあるグルー７をＯＮシ、残シのグル
ープをＯＦＦするダート回路全付加したものである。そ
してテストシーケンスをそのグループ回数だけ与え）チ
ェックを行なう構成としたものである。
このことによル、多ピンのＬＳＩでも、それ以下のピン
数にて構成されるテスタにて測定が可能となシ、テスト
を容易化できる。
数にて構成されるテスタにて測定が可能となシ、テスト
を容易化できる。
以下、第２図以降を使用して本発明につき詳細に述べる
。第２図は本発明が実施されるテスト容易化回路の実施
例である。図において、２１は被測ＬＳＩ（ｆ−）７レ
イｆｙプ）、２２はテスタ本体、２３は上記被測Ｔ、Ｓ
Ｉ ２１とテスタ本体２２とを接続するパフォーマンス
が一トチアル。パフォーマンス？−ド２３は上記被測Ｌ
ｓＩ２１とテスタ本体２２との間の信号の受渡しを行な
うドライバ／レシーバＣｅＪ路（Ｄ／に２３））を内紙
する。このドライバ／レシーバ回路２３１は被測ＬＳＩ
２ Ｊとはｍ本の入力線ＩＩ ４ （ＬＳＩからみた
場合）及びｎ／２本の出方線ｚ ｓ （ＬＳＩからみた
場合）を介し、又、テスタ本体２２とは１本の入出力ａ
２６ｆ介して接続される。
。第２図は本発明が実施されるテスト容易化回路の実施
例である。図において、２１は被測ＬＳＩ（ｆ−）７レ
イｆｙプ）、２２はテスタ本体、２３は上記被測Ｔ、Ｓ
Ｉ ２１とテスタ本体２２とを接続するパフォーマンス
が一トチアル。パフォーマンス？−ド２３は上記被測Ｌ
ｓＩ２１とテスタ本体２２との間の信号の受渡しを行な
うドライバ／レシーバＣｅＪ路（Ｄ／に２３））を内紙
する。このドライバ／レシーバ回路２３１は被測ＬＳＩ
２ Ｊとはｍ本の入力線ＩＩ ４ （ＬＳＩからみた
場合）及びｎ／２本の出方線ｚ ｓ （ＬＳＩからみた
場合）を介し、又、テスタ本体２２とは１本の入出力ａ
２６ｆ介して接続される。
この図で見る限シ、本発明で特徴的なことはＰ自で示す
テスト容易化のだめの制御ビンを被測ＬＳＩ ２ Ｊに
付加したことにある。即ち、制御ピンＰＣ１は被測ＬＳ
Ｉ ２１が持つ出力ビン（ｐｏｌ〜ｐｏｎ） ’ｅ後述
する付加回路を介し、グループ分けし、指定されたグル
ー７’−ｉハイインピーダンス状態とするものである。
テスト容易化のだめの制御ビンを被測ＬＳＩ ２ Ｊに
付加したことにある。即ち、制御ピンＰＣ１は被測ＬＳ
Ｉ ２１が持つ出力ビン（ｐｏｌ〜ｐｏｎ） ’ｅ後述
する付加回路を介し、グループ分けし、指定されたグル
ー７’−ｉハイインピーダンス状態とするものである。
後述する如く、この制御ピンＰＣＩ’ｌｊ介して到来す
るレベル信号″’ＨＩＧＨ”＠ＬＯＷ’によシ被測ＬＳ
Ｉ２１が持つ出力バッファ群のいずれか一方のグループ
をハイインピーダンス状態とし、２回のテストシーケン
スにてそれぞれのグループ毎テストを行なうものである
。
るレベル信号″’ＨＩＧＨ”＠ＬＯＷ’によシ被測ＬＳ
Ｉ２１が持つ出力バッファ群のいずれか一方のグループ
をハイインピーダンス状態とし、２回のテストシーケン
スにてそれぞれのグループ毎テストを行なうものである
。
第３図は第２図における被測ＬＳＩ周辺の実施例を示す
回路図であり、本発明と関係する部分のみ、抽出して示
しである。図中第２図と同一番号の付されであるブロッ
クは第２図のそれと同一のものとする。
回路図であり、本発明と関係する部分のみ、抽出して示
しである。図中第２図と同一番号の付されであるブロッ
クは第２図のそれと同一のものとする。
図において、２１１，２１２は被測ＬＳＩ ２１５−
の最終段に位置するトライステートバッファ群である。
このトライステートバッファ群２１１゜２１２はテスト
容易化のための制御ビンＰ自及び付加回路（ｙ−）２Ｊ
Ｊ）により、２グルーゾに区分されたものであシ、この
グループ分けされた出力はワイヤドオアされ、出力線２
５（第２図）に接続される。上記制御ピンｐｃ１は、被
測ＬＳＩ ２１内蔵のダート２１３に接続され、到来す
る＠ＨＩＧＨ”″ＬＯＷ”のレベル信号に基づき上述し
たトライステートバッフ７群２１１ 、２１２の如くグ
ループ分けするために設けられる。
容易化のための制御ビンＰ自及び付加回路（ｙ−）２Ｊ
Ｊ）により、２グルーゾに区分されたものであシ、この
グループ分けされた出力はワイヤドオアされ、出力線２
５（第２図）に接続される。上記制御ピンｐｃ１は、被
測ＬＳＩ ２１内蔵のダート２１３に接続され、到来す
る＠ＨＩＧＨ”″ＬＯＷ”のレベル信号に基づき上述し
たトライステートバッフ７群２１１ 、２１２の如くグ
ループ分けするために設けられる。
第４図は本発明を実施したときのテストシーケンスを示
すタイミングチャートである。
すタイミングチャートである。
図において示された記号は第３図におけるぞれと同一の
ものとする。
ものとする。
以下、本発明の動作につき詳述する。被測ＬＳＩ ２１
の出力は、テスト容易化制御ビンＰＣｉによって制御さ
れることは上述したとおりである。ＬＳＩ ２１の出力
線２５はＰｏ１〜Ｐｏ まで（７）ｎ本存在するが、こ
のテスト容易化制御ビンＰｃｌ６一 を介して供給されるレベル信号に基づき２グループに区
分される。半分、即ちｎ／２本がテスト容易化制御ビン
３ノを介して到来するレベル信号＠ＨＩＧＴ（”″ＬＯ
Ｗ’によってハイインピーダンス状態となる。従ってこ
のグループをそれぞれワイヤドオアすることができる。
の出力は、テスト容易化制御ビンＰＣｉによって制御さ
れることは上述したとおりである。ＬＳＩ ２１の出力
線２５はＰｏ１〜Ｐｏ まで（７）ｎ本存在するが、こ
のテスト容易化制御ビンＰｃｌ６一 を介して供給されるレベル信号に基づき２グループに区
分される。半分、即ちｎ／２本がテスト容易化制御ビン
３ノを介して到来するレベル信号＠ＨＩＧＴ（”″ＬＯ
Ｗ’によってハイインピーダンス状態となる。従ってこ
のグループをそれぞれワイヤドオアすることができる。
そうすることによって接続されるテスタ２２のビン数を
少なくすることができる。
少なくすることができる。
つまシ、ｎビンのＴ、ＳＩ ２１に対しては、通常ｍ
＋ ｎ本のビンがテスタに必要とされるが、本発明実施
例によれば出力ビンがｎ／２本となるため、テスタ２２
のビン本数１は以下に示す式の如くなる。
＋ ｎ本のビンがテスタに必要とされるが、本発明実施
例によれば出力ビンがｎ／２本となるため、テスタ２２
のビン本数１は以下に示す式の如くなる。
ｌ ＝ ｍ 十ｎ／２＜ ｍ 十ｎ
従ってテストビンは通常よシ少なくなシ、従って安価な
テスタで測定が可能となる。
テスタで測定が可能となる。
テスト方法としては、テストシーケンスを２回与えるこ
とになる。これは第４図にタイミングチャートとして示
されている。このタイミングチャートによれば、１回目
にテスト容易化制御ビンＰｃｔ ’ｉ介して到来する信
号’ｋ ＠ＩＣＩＷ”レベルとして、あるグループ、即
ち、トライスデートバッファ群２１１の出力をチェック
し、２回目にテスト容易化制御ビン３１を介して到来す
る信号′（ｉ−６ＨＩＧＨ’レベルとすることで他グル
ープ即ちトライステートバッファ群２１２の出力をチェ
ックしている。この様に、テストシーケンスは同一のも
のを２回与えることになるが、出力遅延時間は正確に測
れる。
とになる。これは第４図にタイミングチャートとして示
されている。このタイミングチャートによれば、１回目
にテスト容易化制御ビンＰｃｔ ’ｉ介して到来する信
号’ｋ ＠ＩＣＩＷ”レベルとして、あるグループ、即
ち、トライスデートバッファ群２１１の出力をチェック
し、２回目にテスト容易化制御ビン３１を介して到来す
る信号′（ｉ−６ＨＩＧＨ’レベルとすることで他グル
ープ即ちトライステートバッファ群２１２の出力をチェ
ックしている。この様に、テストシーケンスは同一のも
のを２回与えることになるが、出力遅延時間は正確に測
れる。
以上説明の如く本発明によれば以下に列挙する効果を有
する。
する。
（１）多ピンＬＳＩでも、それ以下のビン本数で構成さ
れる安価なテスタにて測定が可能となる。
れる安価なテスタにて測定が可能となる。
（２） ａ＋フォーマンスカート側にセレクタ等の付加
回路を必要としない。
回路を必要としない。
（３）ＡＣ特性を高価なテスタを用いた時と同じレベル
で測定可能となる。
で測定可能となる。
第１図は、ＬＳＩ’ｉ評価する際に用いられる従来のテ
スト回路構成を示す図、第２図は本発明が実施されるテ
スト容易化回路の実施例を示す図、第３図は第２図にお
ける被測ＬＳＩ周辺の回路構成を示す実施例、第４図は
本発明を実施【７たときのテストシーケンスを示すタイ
ミングチャートである。 ２ノ・・・被測Ｌ］ （ダートアレイ）、２２・・・テ
スタ本体、２３・・・パフォーマンス＆ −ト、２１１
゜２１２・・・ｌ・ライステートバッファ群、２１３・
・・付加回路（ダート回路）、ＰＣＩ・・・テスト容易
化制御ビン。 出願人代理人 弁理士 鈴 江 武 彦９− 第１図 １１ 第２図
スト回路構成を示す図、第２図は本発明が実施されるテ
スト容易化回路の実施例を示す図、第３図は第２図にお
ける被測ＬＳＩ周辺の回路構成を示す実施例、第４図は
本発明を実施【７たときのテストシーケンスを示すタイ
ミングチャートである。 ２ノ・・・被測Ｌ］ （ダートアレイ）、２２・・・テ
スタ本体、２３・・・パフォーマンス＆ −ト、２１１
゜２１２・・・ｌ・ライステートバッファ群、２１３・
・・付加回路（ダート回路）、ＰＣＩ・・・テスト容易
化制御ビン。 出願人代理人 弁理士 鈴 江 武 彦９− 第１図 １１ 第２図
Claims (1)
- 出カバ、ファ全ハイインピーダンスとするテスト容易化
のだめの制御ピンを少くとも１本持つＬＳＩであって、
このＬＳＩに上記制御ピンを介して与えられる信号によ
って出力バッファ群の１グループｆ ＯＮ Ｌ 、他グ
ループの出力８１７７群’ｉ ＯＦＦする回路手段を内
蔵し、この回路手段によ’） ０Ｎ１０ＦＦされる出力
８１７７群をワイヤドオアし、そのグループ毎テストン
ーケンスヲ与え、チェックを行なうことを特徴とするＬ
ＳＩのテスト容易化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149409A JPS6041237A (ja) | 1983-08-16 | 1983-08-16 | Ｌｓｉのテスト容易化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149409A JPS6041237A (ja) | 1983-08-16 | 1983-08-16 | Ｌｓｉのテスト容易化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041237A true JPS6041237A (ja) | 1985-03-04 |
Family
ID=15474491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149409A Pending JPS6041237A (ja) | 1983-08-16 | 1983-08-16 | Ｌｓｉのテスト容易化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251244A (ja) * | 1988-08-15 | 1990-02-21 | Tokyo Electron Ltd | Ｉｃのテスト方法 |
-
1983
- 1983-08-16 JP JP58149409A patent/JPS6041237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251244A (ja) * | 1988-08-15 | 1990-02-21 | Tokyo Electron Ltd | Ｉｃのテスト方法 |
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