KR100233978B1 - 반도체 집적 회로의 양부 판정 방법 및 반도체집적 회로 - Google Patents

반도체 집적 회로의 양부 판정 방법 및 반도체집적 회로 Download PDF

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Abstract

본 발명은 회로내에 구비된 퓨즈를 절단하여 양품을 표시하는 반도체 집적 회로의 칩 몰드 후 검사에 있어서 몰드를 녹이지 않고 퓨즈 절단 유무를 판별할 수 있는 반도체 집적 회로의 양부 판정 방법 및 반도체 집적 회로를 포함한다.
또한 본 발명은 웨이퍼 테스트에 의해 양품으로 판정된 경우에만 퓨즈를 절단하는 양품 퓨즈 절단 공정(61)을 포함한다. 또 신호를 입출력하는 소정의 입출력 단자와 입력 단자로부터 입력되는 입력 신호에 따라 양부 판정용 테스트 신호 S21을 발생하는 테스트 모드 회로(41)와 웨이퍼 테스트 공정(60)에서 양품으로 판정된 경우에만 절단되는 퓨즈(74)를 구비하여 테스트 신호 S21의 입력에 의해 퓨즈의 절단 유무에 따른 논리값 S22를 출력하는 양부 확인 회로(44)를 포함한다.

Description

반도체 집적 회로의 양부 판정 방법 및 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE INCORPORATING FUSE-PROGRAMMABLE PASS/FAIL IDENTIFICATION CIRCUIT AND PASS/FAIL DETERMINATION METHOD THEREOF}
본 발명은 제조시에 있어서 D 램 등의 반도체 집적 회로의 양품 및 불량품 판정을 가능하게 하는 기술에 관한 것으로, 퓨즈 절단 공정을 갖는 반도체 집적 회로의 양부 판정 방법 및 이 양부 판정 방법을 적용하기에 바람직한 반도체 집적 회로에 관한 것이다.
도 9는 예컨대 일본 특허 공개 평성 제 5-188118 호에 기재된 종래의 반도체 집적 회로의 회로도이다.
우선 반도체 집적 회로(10)의 구성에 관해서 설명한다. 반도체 집적 회로(10)는 도시하지 않은 한 장의 웨이퍼상에 형성되어 있는 복수 개의 반도체 집적 회로 중 하나로서, 기능 회로(26)와, 특정한 신호 입력 단자(15)와 이 기능 회로(26) 사이의 특정한 신호 경로에 마련되어 기능 회로(26)를 강제적으로 비활성화하는 불량화 회로(12)로 구성되어 있다.
참조부호(15)는 특정한 신호 입력 단자, 예를 들면 칩 선택 신호 S1의 입력 패드이다. 참조부호(16)는 논리정합용 인버터, 참조부호(17)는 P 채널 MOSFET, 참조부호(18)는 N 채널 MOSFET, 참조부호(19)는 용단가능한 퓨즈, 참조부호(20)는 프로그램 회로로서 P 채널 MOSFET(17)와 N 채널 MOSFET(18)와 퓨즈(19)로 구성되며 퓨즈(19)가 레이저로 용단되었는지 여부에 따라 출력 신호 S3의 논리값을 정하는 회로이다. 참조부호(22)는 P 채널 MOSFET이고 참조부호(23)는 인버터이며, p 채널 MOSFET(22)와 인버터(23)로 프로그램 회로(20)의 출력 S3에 기초하여 논리값을 유지하는 래치 회로(25)를 형성한다. 참조부호(24)는 인버터로 파형정형 또는 논리정합용이다. 불량화 회로(12)는 프로그램 회로(20), 래치 회로(25), 이 회로들의 전후의 인버터들(16, 24)로 형성된다. 참조부호(27)는 기능 회로(26)의 입력 단자이다. 기능 회로(26)는 소정의 기능을 실현하기 위한 반도체 집적 회로이다.
도 10은 제조 공정에 있어서 종래의 반도체 집적 회로의 양부 판정 방법에 대한 흐름도이다. 웨이퍼상에 형성된 반도체 집적 회로(10)는 웨이퍼 테스트 공정(30)에서 전체 입출력 단자에 대해 기능 테스트가 행하여진다. 그 결과, 구제불가능한 결함이 검출된 반도체 집적 회로(10)는 불량품 퓨즈 절단 공정(31)에서 그 칩의 프로그램 회로(20)의 퓨즈(19)를 레이저로 용단한다.
다음으로, 몰드 공정(32)에서 웨이퍼는 반도체 집적 회로(10)의 각 칩으로 분리 절단되어 몰딩된다.
몰딩 후, 최종 테스트 공정(33)에서 다시 한번 기능 테스트가 행하여진다.
다음으로 최종 테스트 공정(33)에서의 이 반도체 집적 회로(10)의 동작에 대하여 설명한다. 기능 회로(26)는 칩 선택 단자(27)가 L일 때(이하 신호의 논리 레벨을 H, L로 표시함) 칩 선택되어 가동 상태로 되도록 설정되어 있다.
퓨즈(19)가 비용단 상태일 때 입력 패드(15)로부터 테스트 신호 S1로서 L을 입력하면, N 채널 MOSFET(18)이 도통하여 프로그램 회로(20)가 신호 S3을 출력한다. 이에 따라 불량화 회로(12)의 출력 신호 S4는 L로 되고 기능 회로(26)의 입력 단자(27)는 L로 되어 기능 회로(26)가 활성화, 즉 칩 선택 상태로 된다.
칩 선택 신호 S1이 H일 때에는 P 채널 MOSFET(17)가 도통하여 프로그램 회로(20)의 출력 S3은 H로 되고 불량화 회로(12)의 출력 신호 S4는 H로 되며 기능 회로(26)의 입력 단자(28)는 H로 되어 기능 회로(26)는 불활성화, 즉 칩 비선택 상태가 된다. 칩 비선택 상태에서 반도체 집적 회로(10)는 실질적으로 동작불가능하게 된다.
퓨즈(19)가 용단되어 있으면, 입력 패드(15)에 공급되는 신호 S1에도 불구하고 기능 회로(26)의 입력 단자(27)는 항상 H로 되어 기능 회로(26)는 항상 칩 비선택 상태, 즉 완전 불량화된다.
이에 따라, 최종 테스트 공정(33)에서 퓨즈가 절단되어 완전 불량화된 반도체 집적 회로(10)의 칩의 동작이 완전히 정지하기 때문에 정상적인 것과 용이하게 구별할 수 있어 특정한 출력 단자(27)의 테스트만으로 양품 및 불량품 판정을 할 수 있게 되므로 다른 단자에 대해 동일한 장치 테스트를 중복하여 행하지 않아도 된다.
결함을 갖는 반도체 집적 회로(10)를 완전 불량화시키기 위한 퓨즈(19) 절단에 사용되는 레이저의 에너지는 가공될 반도체 집적 회로(10)에 대하여 최적 조건으로 설정되어 있지만 양산시 프로세스 파라미터의 불균형 등에 의해 가공에 최적인 레이저 에너지가 설정값으로부터 벗어남으로써 퓨즈(19)가 완전히 절단되지 않는 경우가 있다.
또한 장치 자체의 트러블로 인해 퓨즈(19)가 완전히 절단되지 않는 경우가 있다.
그렇지만 종래의 반도체 집적 회로의 양부 판정 방법에 있어서는 퓨즈의 완전 절단 여부를 검증하는 수단이 없기 때문에 불량품으로서 절단되었어야 하는 퓨즈(19)가 절단되어 있지 않아 퓨즈의 절단 에러가 생긴 경우에는 최종 장치 테스트 공정(33)시 특정한 단자의 검사로 불량품 판정을 할 수 없는 경우가 있으므로 다시 한번 모든 검사 항목에 걸쳐 검사를 되풀이 할 필요가 있다는 문제가 있었다.
또한 최종 장치 테스트시 불량이 다발한 경우 불량 해석을 하지만, 그 불량이 퓨즈 절단 불량에 의한 것인지 여부를 알기 위해서는 몰드 수지를 녹여서 현미경으로 관찰하는 방법밖에 없다는 문제가 있었다. 또한 퓨즈의 절단 유무를 테스트하기 위해 소정의 입출력 단자외에 특별한 테스트 단자를 마련하는 것은 업계 규격과의 호환성이라는 점에서 바람직하지 않다고 하는 요망이 있었다.
본 발명은 처리해야 할 문제점에 비추어 이루어진 것으로, 본 발명의 목적은 몰드 수지를 녹여서 현미경으로 관찰하는 방법에 의하지 않고서도 퓨즈의 절단 유무를 판정할 수 있는 반도체 집적 회로의 양부 판정 방법 및 이 방법을 가능하게 하는 반도체 집적 회로를 얻는 것이다.
또한 본 발명의 목적은 소정 규격의 외부 단자만을 측정함으로써 퓨즈의 절단 유무를 판정할 수 있는 반도체 집적 회로를 얻는 것이다.
도 1은 실시예1의 반도체 집적 회로의 양부 판정 방법의 흐름도
도 2는 실시예2의 반도체 집적 회로의 블럭도
도 3은 실시예2를 도시하는 반도체 집적 회로의 회로도
도 4는 실시예2의 테스트 모드 회로의 회로도
도 5는 실시예2의 테스트 모드 회로의 타이밍도
도 6은 실시예3을 도시하는 블럭도
도 7은 실시예3을 도시하는 반도체 집적 회로의 회로도
도 8은 실시예4를 도시하는 반도체 집적 회로의 회로도
도 9는 종래의 반도체 집적 회로의 회로도
도 10은 종래의 반도체 집적 회로의 제조에 있어서의 검사 공정의 흐름도
도면의 주요 부분에 대한 부호의 설명
39j, 39k, 39m, 39n 신호 경로, 40 반도체 집적 회로,
41 테스트 모드 회로, 42j, 42k, 42m, 42n 입력 단자,
43, 45, 47 테스트 신호 경로, 44 양부 확인 회로,
46 변환 회로, 49 출력 단자,
50, 53 신호 선택 회로, 60 웨이퍼 테스트 공정,
61 양품 퓨즈 절단 공정, 62 몰드 공정,
63 최종 테스트 공정, 74 퓨즈.
본 발명의 청구항 1에 기재된 반도체 집적 회로의 양부 판정 방법은, 절단 유무에 의해 양부 상태를 기억하는 퓨즈를 회로내에 갖는 반도체 집적 회로의 양부 판정 방법에 있어서, 웨이퍼상에 형성된 복수의 반도체 집적 회로의 양부 판정을 행하는 웨이퍼 테스트 공정과, 웨이퍼 테스트에 의해 양품으로 판정된 경우에만 퓨즈를 절단하는 양품 퓨즈 절단 공정과, 웨이퍼상의 복수의 반도체 집적 회로를 개개의 반도체 집적 회로마다 절단하여 양품의 반도체 집적 회로만을 몰딩하는 몰드 공정과, 몰딩된 반도체 집적 회로의 양부를 판정하는 최종 테스트 공정을 구비하는 것이다.
본 발명의 청구항 2에 기재된 반도체 집적 회로는, 신호를 입출력하는 소정의 입출력 단자와, 입력 단자로부터 입력되는 입력 신호에 기초하여 양부 판정용 테스트 신호를 발생하는 테스트 모드 회로와, 웨이퍼 테스트에 의해 양품으로 판정된 경우에만 절단되는 퓨즈를 구비하여 테스트 신호의 입력에 의해 퓨즈의 절단 유무에 따른 논리값을 출력하는 양부 확인 회로를 구비하는 것이다.
본 발명의 청구항 3에 기재된 반도체 집적 회로는, 양부 확인 회로의 논리 출력을 외부 단자로 관측가능하도록 출력하는 변환 회로를 마련한 것이다.
(실시예 1)
도 1은 실시예1의 반도체 집적 회로의 양부 판정 방법의 흐름도이다. 참조부호(60)는 웨이퍼 테스트 공정으로서, 웨이퍼상에 형성된 반도체 집적 회로(40)의 기능의 양부를 검사하는 공정이다.
참조부호(61)는 양품 퓨즈 절단 공정으로서 웨이퍼를 테스트한 결과 모든 양품 또는 구제가능한 반도체 집적 회로(40) 칩에 대해서만 양부 확인 회로(44)에 조립되어 있는 퓨즈를 레이저 조사에 의해 절단하는 공정이다.
또한 구제가능한 반도체 집적 회로(40)에 있어서는, 이 공정에서 도시하지 않은 회로에 조립된 퓨즈의 절단에 의한 소자의 선택이나 특성 개량을 포함한다.
참조부호(62)는 몰드 공정으로서, 각각의 칩으로 분리 절단한 후 양품인 칩만을 부품형으로 몰딩하는 공정이다. 참조부호(62a)는 불량품 폐기 공정으로서, 이 시점에서 구제불가능한 불량품 칩이 선별되어 폐기된다.
참조부호(63)는 최종 테스트 공정으로서, 몰딩된 소자의 외부 단자에서 소정의 기능 테스트가 행하여져 양부가 판정된다. 이 공정에서 소정의 퓨즈의 절단이 확실히 행하여졌는지 여부를 판정하는 퓨즈 블로우 테스트(fuse blow test)가 실시된다.
이 반도체 집적 회로의 양부 판정 방법에 의하면, 웨이퍼 테스트 공정(60)에서의 모든 양품에 대해서만 양부 확인 회로(44)내의 퓨즈를 절단하여 불량품을 사전에 폐기하고 있기 때문에, 최종 테스트 공정(63)에 있어서 테스트 신호 S21의 입력에 대해 양부 확인 회로(44)의 출력 신호 S22가 소정의 논리값인 것은 양품이고, 소정의 논리값과 다른 경우는 웨이퍼 공정에서 양품이라고 된 것 중 퓨즈(74)가 절단되지 않은 것으로 판정할 수 있다.
(실시예 2)
도 2는 실시예2의 반도체 집적 회로의 블럭도이다. 참조부호(40)는 반도체 집적 회로이고, 참조부호(42j, 42k, 42m, 42n)는 반도체 집적 회로(40)에 입력되는 입력 신호 S20j, S20k, S20m, S20n의 입력 단자이다. 참조부호(39j, 39k, 39m, 39n)는 입력 신호의 신호 경로이다.
참조부호(43, 45, 47)는 테스트 신호 경로로서 반도체 집적 회로(40)의 양부를 테스트하는 테스트 신호 S21의 경로이고, 입력 신호의 신호 경로(39j, 39k, 39m, 39n)와는 별도로 이 신호 경로로부터 파생하여 입력 단자(42j, 42k, 42m, 42n)와 출력 단자(49)의 사이에 형성된 것이다.
참조부호(41)은 테스트 모드 회로로서, 테스트 신호 경로(43, 45)에 마련되어 반도체 집적 회로의 양부를 테스트하는 테스트 신호 S21을 출력한다. 참조부호(44)는 양부 확인 회로로서, 웨이퍼상에 제작된 반도체 집적 회로의 칩 중 웨이퍼 테스트의 결과 양품으로 판정된 칩에 대해서만 절단된 퓨즈를 구비하여 이 퓨즈의 절단 유무에 따라 칩의 양부 상태를 기억하고 있어 테스트 신호 S21의 입력에 의해 퓨즈의 절단 유무에 따른 논리값을 출력하는 회로이다.
참조부호(46)는 출력 변환 회로로서, 양부 확인 회로(44)의 논리 출력 S22를 외부 단자(49)에서 검출가능한 신호 S23로 변환한다.
다음으로 도 2의 블럭도의 반도체 집적 회로(40)의 동작에 대하여 설명한다. 테스트 모드 회로(41)는, 퓨즈의 절단 유무를 판정하여 반도체 집적 회로의 양부를 테스트하는 퓨즈 블로우 테스트 모드에 있어서, 한 개 또는 복수 개의 특정 입력 단자(42j∼42n)에서 입력된 입력 신호에 기초하여 테스트 신호 S21을 출력한다. 테스트 모드 회로의 구성 및 동작에 대해서는 후술한다.
양부 확인 회로(44)는 웨이퍼상에서 제작된 반도체 집적 회로의 칩 중 양품으로 판정된 칩에 대해서만 절단되는 퓨즈를 구비하며 퓨즈의 절단의 유무에 기초하여 칩의 양부 상태를 기억하고 있어서, 테스트 신호 S21을 입력하고 양부 확인 회로(44)의 출력 신호 S22의 검출에 의해 퓨즈의 절단의 유무를 판정할 수 있다.
그러나, 이 양부 확인 회로(44)의 출력 신호 S22는 통상은 직접 외부 단자로 출력되고 있지 않으므로 변환 회로(46)를 마련하여 외부 단자(49)에서 검출이 가능한 신호 S23으로 변환한다.
이 반도체 집적 회로에서는 웨이퍼 테스트 공정(60)에서 양품으로 판정된 경우에 대해서만 양부 확인 회로(44) 내의 퓨즈가 절단되며 불량품은 불량품 폐기 공정(62a)에서 사전에 폐기되고 있기 때문에, 최종 테스트 공정(63)에서 테스트 신호 S21의 입력에 대해 양부 확인 회로(44)의 출력 신호 S22가 소정의 논리값과 다른 경우는 퓨즈(74)의 절단이 없었던 것으로 판정할 수 있다.
또한 복수 개의 입력 신호에 기초하여 반도체 집적 회로 내부에서 테스트 신호 S21을 형성하고 변환 회로(46)를 마련하여 양부 확인 회로(44)의 출력 신호 S22를 소정의 외부 단자(49)에서 검출할 수 있도록 하고 있으므로, 퓨즈 블로우 테스트를 위해 새로 외부 단자를 마련하지 않고서도 소정 규격의 입출력 단자만으로 퓨즈(74)의 절단의 유무를 판정할 수 있다.
도 3은 도 2의 블럭도의 실시예2를 도시하는 반도체 집적 회로의 회로도이다. 참조부호(40)은 반도체 집적 회로이며, 참조부호(41)는 테스트 모드 회로로서, 단수 또는 복수 개의 입력 단자(42j∼42n)로 입력된 입력 신호에 기초하여 테스트 신호 S21을 형성한다.
참조부호(43, 45)는 테스트 신호 경로, 참조부호(72)는 P채널 MOSFET, (73)은 N채널 MOSFET, 참조부호(74)는 용단가능한 퓨즈, 참조부호(44)는 퓨즈(74)가 레이저로 용단되었는지 여부에 따라 출력 신호 S22의 논리값을 정하는 회로이다. 참조부호(75)는 P채널 MOSFET이고, 참조부호(76)은 인버터이며, P채널 MOSFET(75)와 인버터(76)로 인버터(76)의 입력 신호에 기초한 논리값을 유지하는 래치를 형성하고 있다. 참조부호(77)는 인버터로서 논리정합용이다.
참조부호(46)는 변환 회로로서, 양부 확인 회로(44)의 논리 출력 S22를 외부 단자(49a)에서 검출가능한 형태로 변환하는 것이다. 이 실시예2에 있어서의 변환 회로(46)는 전원 전압 강압 회로로서, 이 회로는 외부 전원 전압 Vcc을 내부 전원 전압 Int.Vcc로 강압하는 것이다.
참조부호(78)은 N채널 MOSFET로서, 양부 확인 회로(44)의 논리 출력 S22에 따라 온 오프되는 회로이다. 참조부호(79)는 P채널 MOSFET로서 양부 확인 회로(44)의 논리 출력 S22에 따라서 온 오프되는 회로이다. S25는 비교 전압이다. 참조부호(80, 82)는 N채널 MOSFET, 참조부호(83, 84, 85)는 P채널 MOSFET이다. 참조부호(49a)는 외부 전원 단자이며, 외부 단자로서 인출된다. 참조부호 (49b)는 내부 전원 전압 Int.Vcc의 출력 단자이며, 외부 단자로서는 인출되지 않는다.
다음에 이 반도체 집적 회로(40)의 동작에 관해서 설명한다. 웨이퍼 테스트 공정(60)의 결과 모든 양품 및 구제가능한 반도체 집적 회로(40)의 칩에 대해서 퓨즈(74)가 절단된다. 그 후 최종 테스트 공정(63)에서 양품 및 불량품이 선별된다.
최종 테스트 공정(63)에 있어서, 퓨즈의 절단 유무를 검사하는 퓨즈 블로우 테스트 모드에서 테스트 모드 회로(41)로부터 테스트 신호 S21로서 H가 출력된다. 이 때 퓨즈(74)가 절단되어 있으면, 양부 확인 회로(44)의 출력 신호 S22는 H로 된다. 또한 퓨즈(74)가 절단되어 있지 않으면 S22는 L로 되므로 양부 확인 회로(44)의 출력 신호 S22를 검출함으로써 퓨즈의 절단 유무를 판단할 수 있다.
테스트 모드가 아닌 경우 테스트 신호 S21은 L이므로 양부 확인 회로(44)의 출력 S22는 H로 된다.
그렇지만 이 실시예2에 있어서 양부 확인 회로(44)의 출력 신호 S22는 외부 단자로 인출되고 있지 않기 때문에, 양부 확인 회로(44)의 출력 신호(22)를 외부 단자에서 직접 관측할 수 있게 하는 변환 회로로서 전원 전압 강압 회로(46)를 사용한다. 퓨즈(74)가 절단되어 있는 것에 대응하여 양부 확인 회로(44)의 출력 신호 S22가 H이면 NMOSFET(78)가 도통하고 전원 전압 강압 회로(46)는 활성화되며 정상으로 동작하여 참조 전압 S25에 기초하는 내부 전원 전압 Int.Vcc을 단자(49b)에 출력한다. 한쪽 퓨즈(74)가 절단되어 있지 않으면 신호 S22는 L로 되고 NMOSFET(78)는 차단 상태로 되며 전원 전압 강압 회로(46)는 불활성상태로 되어 외부전원전압 Vcc와 내부 전원 전압 Int.Vcc는 동일 전압으로 된다. 따라서 내부 전원 전압 Int.Vcc의 값에 의해 퓨즈(74)의 절단 유무를 판단할 수 있다.
그러나 내부 전원 전압 Int.Vcc의 단자(49b)는 외부 단자로서 출력되고 있지 않기 때문에 직접 검출할 수 없다. 따라서 외부 전원 단자(49a)에서 외부 전원 단자(49a)로부터 단자(49b)를 통해 부하로 흐르는 전원 전류의 값을 관측하고, 이에 따라 퓨즈의 절단 유무를 판정하는 것이 가능하다.
또한 이 전원 전압 강압 회로(46)는 양부 확인 회로(44)의 출력 신호 S22에 따라 활성화 및 비활성화되기 때문에, 내부 전원 전압 Int.Vcc에 기초하여 변화하는 다른 출력 단자에서의 신호 변화로서도 검출가능하므로, 보다 확실하게 퓨즈(74)의 절단 유무를 판정할 수 있다.
이상으로부터 본 발명에 의하면, 출력 단자(49a)에서 전원 전류의 값을 관측하여 웨이퍼 테스트의 단계에서 절단한 퓨즈의 절단 유무를, 최종 테스트 공정에 있어서 몰드 수지를 녹여서 현미경으로 관찰하는 방법에 의하지 않고서도, 소정의 외부 단자의 검사에 의해 판정할 수 있다.
여기서 만약 양부 확인 회로(44)를 신호 입력 회로에 마련하면 완전 불량화되지만, 특정한 신호 입력 경로에 마련하지 않고 특정한 신호 입력 경로와 상이한 테스트 신호 경로(43, 45)에 마련함으로써 퓨즈 블로우 테스트 모드이외의 기간에는 반도체 집적 회로(40)가 소정의 입출력 단자에 기초하는 통상의 동작이 가능하다.
여기서 테스트 모드 회로(41)의 일 실시예에 관해서 진술한다. 이 회로는 퓨즈(74)의 절단 유무를 소정의 입출력 단자의 범위내에서 검사할 수 있도록 하기 위해서 테스트 신호 S21을 반도체 집적 회로(40) 칩의 내부에서 형성하도록 한 것이다.
도 4는 실시예2의 테스트 모드 회로의 회로도이다. 또한 도 5는 실시예2의 테스트 모드 회로의 타이밍도이다.
도 4에 있어서, RAS, CAS, WE는 각각 행선택, 열선택, 기입 가능화 제어 신호이고, An은 데이터 입력 신호 중 하나이다. 단, An은 VIH 판정에 의해 판정되는 소정의 레벨 이상의 입력 전압이 필요하다. 참조부호(104, 106, 107, 109)는 트리스테이트 스위치이다.
도 5는 테스트 모드 회로의 입력 신호와 테스트 신호 S21과의 관계를 도시하는 타이밍도로서, 테스트 모드 엔트리 기간 T2에서 신호를 도 4의 회로에 입력하면 테스트 모드 기간 T3에서 테스트 신호 S21로서 H가 출력된다.
또, 테스트 모드 기간 T3 이후는 리셋할 때까지 테스트 신호 S21은 해제되지 않는다. 테스트 모드 기간 T3으로부터 통상의 가동 상태로 되돌리기 위해서는 RAS 신호 등에 의해 리셋한다.
이렇게 하여 소정의 입력 신호로부터 반도체 집적 회로(40)의 칩 내부에서 테스트 신호 S21을 형성할 수 있다.
(실시예 3)
도 6은 실시예3을 도시하는 블럭도이다.
참조부호(65)는 특정 신호의 입력 단자이고, 참조부호(66)는 특정 신호의 입력 경로이다. 참조부호(50)는 신호 선택 회로로서, 특정한 입력 신호 S25 또는 양부 확인 회로(44)의 출력 신호 S22 중 어느 하나를 선택적으로 출력한다. 그 밖의 구성은 도 2의 구성과 같다.
다음에 이 블럭도의 동작에 관해서 설명한다.
신호 선택 회로(50)에 있어서 양부 확인 회로(44)의 출력 신호 S22에 따라서 입력 단자(65)에 입력된 특정 신호 S25 혹은 양부 확인 회로(44)의 출력 S22 중 어느 하나가 선택적으로 출력된다.
퓨즈 블로우 테스트 모드에서, 테스트 신호 S21에 기초하여 양부 확인 회로(44)의 출력 S22가 신호 선택 회로(50)로부터 출력된다.
이 신호 선택 회로(50)는 양부 확인 회로(44)의 출력 S22를 특정 신호 입력 신호 S25로 바꾸어 변환 회로(46)에 입력하여 외부 출력 단자(67a)의 출력을 검출함으로써 양부 확인 회로(44)내에 구비된 퓨즈의 절단 유무를 판정할 수 있게 한다.
도 7은 실시예3을 도시하는 반도체 집적 회로의 회로도이다. 참조부호(50)는 NAND(94)에 의한 신호 선택 회로, 참조부호(65)는 특정 신호 입력 단자, 참조부호(67a)는 외부 출력 단자, 참조부호(91∼93)은 논리조정용 인버터이다. 그밖에는 도 3의 실시예2의 것과 동일하다.
다음에 이 반도체 집적 회로(40)의 동작에 관해서 설명한다. 퓨즈 블로우 테스트 모드에 있어서 테스트 신호 S21을 H로 설정한다.
퓨즈(74)가 절단되어 있지 않을 때 양부 확인 회로(44)의 출력 S22는 L이고, 이 때는 특정 신호 입력 단자(65)의 입력 신호 S25에 관계없이 NAND94의 출력 S27은 항상 H로 된다.
퓨즈(74)가 절단되어 있을 때, 양부 확인 회로(44)의 출력 S22는 H이고 NAND(94)의 출력 S27은 인버터(91∼93)의 논리 조정을 고려하면 특정 신호 입력 단자(65)의 입력 신호 S25와 동일한 논리값을 출력한다.
또한, 테스트 모드가 아닐 때는 테스트 신호 S21은 H이고 단자(67)의 출력은 특정한 입력 신호 S25와 동일한 논리 출력으로 된다.
이상으로부터, 퓨즈 블로우 테스트 모드로 설정하였을 때, 단자(67)의 신호 S27이 항상 H인 것을 검지하여 퓨즈(74)가 절단되어 있지 않음을 판정할 수 있다.
실시예3에 있어서도 단자(67)는 외부 단자로 출력되고 있지 않기 때문에, 변환 회로(46)를 통해 특정 입력 신호 S25 대신에 입력되는 양부 확인 회로(44)의 출력 S22에 대한 데이터를 외부 단자(67a)의 출력 신호로서 관측함으로써 퓨즈(74)의 절단 유무를 판정할 수 있다.
이에 따라 퓨즈 절단 유무가 몰드 수지를 녹여서 현미경으로 관찰하는 방법에 의하지 않고서도 외부의 단자부터의 측정만으로 판정 가능하게 된다.
(실시예 4)
도 8은 실시예4를 도시하는 반도체 집적 회로의 회로도이다. 참조부호(53)은 출력 버퍼로서, 테스트 신호 S21에 기초하여 특정 신호 S25 또는 양부 확인 회로(44)의 출력 신호 S22를 선택적으로 출력하는 신호 선택 회로이다. 그밖의 구성은 도 8의 실시예3과 동일하다.
다음에 이 반도체 집적 회로(40)의 동작에 관해서 설명한다.
이 회로도 실시예3의 회로와 마찬가지이다. 출력 버퍼(53)는 테스트 신호 S21에 기초하여 테스트 모드인 경우에는 양부 확인 회로(44)의 출력 신호 S22를 출력하고 테스트 모드가 아닌 경우에는 특정 신호 S25를 출력한다.
실시예4에 있어서도 단자(68)는 외부 단자로 출력되고 있지 않기 때문에, 변환 회로(46)를 통해 특정한 입력 신호 S25에 대응하는 외부 단자(68a)에서의 출력 신호를 관측함으로써 퓨즈(74)의 절단 유무를 판정할 수 있다.
이에 따라 퓨즈의 절단 유무가 몰드 수지를 녹여서 현미경으로 관찰하는 방법에 의하지 않고서도 외부 단자에서의 측정만으로 판정할 수 있다.
청구항 1에 기재된 반도체 집적 회로의 양부 판정 방법에 의하면, 웨이퍼 테스트에서 양품으로 판정된 경우만 퓨즈를 절단하는 양품 퓨즈 절단 공정을 구비함으로써 퓨즈의 절단 유무를 판정할 수 있다.
청구항 2에 기재된 반도체 집적 회로에 의하면, 입력 신호의 신호 경로와는 별도로 입출력 단자 사이에 테스트 신호 경로를 마련하고, 이 테스트 신호 경로에 테스트 신호를 형성하는 테스트 모드 회로와, 퓨즈의 절단 유무를 기억하고 있는 양부 확인 회로를 구비함으로써 퓨즈의 절단 유무를 판정할 수 있다.
청구항 3에 기재된 반도체 집적 회로에 의하면, 양부 확인 회로의 출력을 외부 단자 출력으로 변환하는 변환 회로를 마련함으로써 외부 단자로부터의 측정만으로 퓨즈의 절단의 유무를 판정할 수 있다.
금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허청구의 범위에 의해서 도시되고 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 절단 유무에 의해 양부(良否) 상태를 기억하는 퓨즈를 회로내에 구비한 반도체 집적 회로의 양부 판정 방법에 있어서,
    웨이퍼상에 형성된 복수의 반도체 집적 회로의 양부 판정을 실행하는 웨이퍼 테스트 공정과,
    상기 웨이퍼 테스트에서 양품으로 판정된 경우에만 상기 퓨즈를 절단하는 양품 퓨즈 절단 공정과,
    상기 웨이퍼상의 복수의 반도체 집적 회로를 개개의 반도체 집적 회로마다 절단하여 양품의 상기 반도체 집적 회로만을 몰딩하는 몰드 공정과,
    몰딩된 상기 반도체 집적 회로의 양부를 판정하는 최종 테스트 공정
    을 포함하는 반도체 집적 회로의 양부 판정 방법.
  2. 신호를 입출력하는 소정의 입출력 단자와,
    상기 입출력 단자로부터 입력되는 입력 신호에 기초하여 양부 판정용의 테스트 신호를 발생하는 테스트 모드 회로와,
    웨이퍼 테스트에서 양품으로 판정된 경우에만 절단되는 퓨즈를 구비하여 상기 테스트 신호의 입력에 의해 상기 퓨즈의 절단 유무에 따른 논리값을 출력하는 양부 확인 회로
    를 포함하는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    양부 확인 회로의 출력 논리값을 소정의 외부 단자에서 관측가능하도록 변환하는 변환 회로를 마련한 것을 특징으로 하는 반도체 집적 회로.
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