JP2000029546A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP2000029546A
JP2000029546A JP10194270A JP19427098A JP2000029546A JP 2000029546 A JP2000029546 A JP 2000029546A JP 10194270 A JP10194270 A JP 10194270A JP 19427098 A JP19427098 A JP 19427098A JP 2000029546 A JP2000029546 A JP 2000029546A
Authority
JP
Japan
Prior art keywords
tuning
semiconductor integrated
integrated circuit
circuit device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10194270A
Other languages
English (en)
Inventor
Yasuhiro Matsumoto
康寛 松本
Mikio Sakurai
幹夫 櫻井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10194270A priority Critical patent/JP2000029546A/ja
Priority to US09/212,312 priority patent/US6445558B1/en
Publication of JP2000029546A publication Critical patent/JP2000029546A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control Of Voltage And Current In General (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 疑似チューニングを容易に行なうことができ
る半導体集積回路装置を提供する。 【解決手段】 本発明における電源チューニング回路
は、複数の電源回路を備える。電源回路の各々は、ラッ
チ回路１０３、１０４を含む。ラッチ回路１０３、１０
４の各々は、チューニング信号Ｐ１、Ｐ２を記録する。
記録されたチューニング信号により、対応するトランジ
スタ２６、２７がオン／オフする。これにより、疑似チ
ューニングを行なう。ラッチ回路にチューニング信号Ｐ
１、Ｐ２を供給した後は、他の電源回路に対してチュー
ニング信号Ｐ１、Ｐ２の供給を行なう。これにより、複
数の電源回路に対して、同時に疑似チューニングを行な
うことが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に内部電源電圧を疑似チューニングするた
めの構成を有する半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】プロセスのばらつき等の影響から、ウエ
ハプロセス完了後のデバイスの内部電源電圧にはずれが
生じている。このため、実使用の前に内部電源電圧をチ
ューニングする必要がある。
【０００３】従来の半導体集積回路装置に備えられる電
源チューニング回路について図１０を用いて説明する。
図１０は、従来の半導体集積回路装置に備えられる従来
の電源チューニング回路９００の全体構成を示す図であ
る。図１０においては、代表例として２つのパッドＰＡ
Ｄ１およびＰＡＤ２を用いて内部電源電圧を発生させる
構成を示している。
【０００４】図１０に示す従来の電源チューニング回路
９００は、電源回路９０１および９０２、スイッチ回路
９１１および９１２、ならびにＮＡＮＤ回路９２１およ
び９２２を備える。
【０００５】ＮＡＮＤ回路９２１は、疑似チューニング
オン信号ＴＵＮＥとパッドＰＡＤ１から印加されるチュ
ーニング信号とを入力に受ける。ＮＡＮＤ回路９２２
は、疑似チューニングオン信号ＴＵＮＥとパッドＰＡＤ
２から印加されるチューニング信号とを入力に受ける。
疑似チューニングオン信号ＴＵＮＥは、外部パッドＰＡ
Ｄ０から印加する。
【０００６】スイッチ回路９１１および９１２はそれぞ
れ、電源選択トランジスタＮ９０およびＮ９１を含む。
スイッチ回路９１１における電源選択トランジスタＮ９
０およびＮ９１は、制御信号Ｓ１に応答してオン／オフ
する。スイッチ回路９１２における電源選択トランジス
タＮ９０およびＮ９１は、制御信号Ｓ２に応答してオン
／オフする。
【０００７】スイッチ回路９１１は、制御信号Ｓ１に応
答して、ＮＡＮＤ回路９２１および９２２の出力を対応
する電源回路９０１に供給する。スイッチ回路９１２
は、制御信号Ｓ２に応答して、ＮＡＮＤ回路９２１およ
び９２２の出力を対応する電源回路９０２に供給する。
【０００８】外部パッドＰＡＤ０からＨレベルの疑似チ
ューニングオン信号ＴＵＮＥが印加されると、疑似チュ
ーニングモードにエントリーする。疑似チューニングモ
ードでは、ＮＡＮＤ回路９２１および９２２は、外部か
ら印加されるチューニング信号に対応する信号をそれぞ
れ出力する。スイッチ回路９１１および９１２は、疑似
チューニングを行なう電源回路を選択する。
【０００９】電源回路９０１は、パッドＰＡＤ１および
ＰＡＤ２から受ける信号の組合わせ（チューニングデー
タ）に応答して、電圧を出力する。電源回路９０１の出
力を、内部電源電圧Ｖｒｅｆ１と記す。
【００１０】電源回路９０２は、パッドＰＡＤ１および
ＰＡＤ２から受ける信号の組合わせ（チューニングデー
タ）に応答して、電圧を出力する。電源回路９０２の出
力を、内部電源電圧Ｖｒｅｆ２と記す。
【００１１】図１０に示す従来の電源チューニング回路
に含まれる電源回路の構成について図１１を用いて説明
する。図１１は、図１０に示す従来の電源チューニング
回路に含まれる電源回路の構成を示す回路図である。図
１１に示す電源回路９５０は、図１０に示す電源回路９
０１および９０２のそれぞれに対応している。
【００１２】図１１に示す電源回路９５０は、ＮＭＯＳ
トランジスタ２６および２７、ＰＭＯＳトランジスタ２
１、２２および２３、ならびにヒューズ２４および２５
を含む。
【００１３】ＰＭＯＳトランジスタ２１、２２および２
３は、抵抗値を持つトランジスタである。ＰＭＯＳトラ
ンジスタ２１、２２および２３は、外部電源電圧ｅｘｔ
ＶＣＣと接地電位ＧＮＤとの間に直列に接続され、各々
のゲート電極は接地電位ＧＮＤと接続される。
【００１４】ＮＭＯＳトランジスタ２６およびヒューズ
２４は、ＰＭＯＳトランジスタ２１の一方の導通端子と
他方の導通端子との間に直列に接続される。ＮＭＯＳト
ランジスタ２７およびヒューズ２５は、ＰＭＯＳトラン
ジスタ２２の一方の導通端子と他方の導通端子との間に
直列に接続される。
【００１５】擬似チューニングデータ入力ノード２ａ
は、図１０に示すＮＡＮＤ回路９２１の出力を受ける。
擬似チューニングデータ入力ノード２ｂは、図１０に示
すＮＡＮＤ回路９２２の出力を受ける。
【００１６】ＮＭＯＳトランジスタ２６のゲート電極
は、擬似チューニングデータ入力ノード２ａと接続され
る。ＮＭＯＳトランジスタ２７のゲート電極は、擬似チ
ューニングデータ入力ノード２ｂと接続される。
【００１７】ＰＭＯＳトランジスタ２２と２３との接続
ノードであるノード２ｃより、内部電源電圧Ｖｒｅｆ
（図１０におけるＶｒｅｆ１またはＶｒｅｆ２に相当）
が出力される。内部電源電圧Ｖｒｅｆの値は、ノード２
ｃと接地電位ＧＮＤとの間の抵抗と、ノード２ｃと外部
電源電圧ｅｘｔＶＣＣとの間の抵抗値との比で決定され
る。
【００１８】図１１に示す構成においては、ノード２ｃ
と外部電源電圧との間の抵抗値は、ＮＭＯＳトランジス
タ２６および２７（またはヒューズ２４および２５）を
それぞれオン／オフすることで、４段階に選択すること
ができる。
【００１９】擬似チューニングモード（疑似チューニン
グオン信号ＴＵＮＥが活性化）では、ヒューズを常時オ
ンさせた状態で、ＮＭＯＳトランジスタ２６および２７
のそれぞれをチューニング信号に基づきオン／オフさせ
る。これにより、ヒューズを擬似的にオン／オフさせた
状態を実現する。この結果を、テスタを用いて観測する
ことにより、最適なチューニングデータ（チューニング
コードと称す）を決定する。
【００２０】製品として内部電源電圧を確定するとき
は、ＮＭＯＳトランジスタ２６および２７を常時オンさ
せ、決定したチューニングコードに基づき、ヒューズ２
４または２５をレーザトリマーによって選択的にブロー
（オン／オフ）する。
【００２１】
【発明が解決しようとする課題】ところで、従来の電源
チューニング回路では、図１０および１１に示すとお
り、複数の電源回路に対して、同じ複数のパッドを用い
て疑似チューニングを行なう。このため、同時に複数の
電源回路に対して擬似チューニングがを行なうことがで
きない。
【００２２】したがって、ウエハテストにおける疑似チ
ューニングモードでは、１個の電源回路毎に擬似チュー
ニングを行なうことにより各々に対応する最適チューニ
ングコードを決定するといった作業が必要とされた。
【００２３】また、各々の電源回路に対して同時に最適
なチューニングコードを設定することができない。この
ため、ウエハテストにおいては、使用する内部電源電圧
を外部から印加することで調整していた。
【００２４】また、従来の電源チューニング回路では、
電源回路自体に電流ドライブ能力がないため、外部から
モニタするのに適さない電位（Ｌレベル）に対しては、
高めの電位にチューニングをする等の対策が必要とされ
ていた。
【００２５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、複数の電源回路
に対し同時に擬似チューニングを行なうことができる半
導体集積回路装置を提供することにある。
【００２６】また、本発明の他の目的は、複数のパッド
を用いることなく擬似チューニングができる半導体集積
回路装置を提供することにある。
【００２７】また、本発明の他の目的は、容易に、正確
な擬似チューニングを行なうことができる半導体集積回
路装置を提供することにある。
【００２８】
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、ブローすることにより所望の内部電圧を
発生するヒューズと、疑似チューニングを行なうための
チューニングデータをラッチするラッチ手段と、ラッチ
手段でラッチしたデータに応答してヒューズのブロー状
態を疑似的に実現することにより、擬似的に内部電圧を
出力する模擬手段とを、各々が含む複数の電源発生手段
と、記複数の電源発生手段のそれぞれに対して配置さ
れ、対応する電源発生手段にチューニングデータを供給
するための制御を行なう複数の供給制御手段とを備え
る。
【００２９】請求項２に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、チューニン
グデータを発生する自動チューニング手段をさらに備え
る。
【００３０】請求項３に係る半導体集積回路装置は、請
求項２に係る半導体集積回路装置であって、外部から入
力するテストモード指定信号に応答して、テストモード
が指定されたことを検出するテストモード指定手段をさ
らに備え、自動チューニング手段は、テストモードにお
いて、チューニングデータを発生する。
【００３１】請求項４に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、複数の電源
発生手段のそれぞれに対して配置され、対応する模擬手
段の出力を所望の適正電位にチューニングするために、
チューニングコードを発生する複数のチューニングコー
ド発生手段と、複数の電源発生手段のそれぞれに対して
配置され、対応するラッチ手段に、対応するチューニン
グコードを供給する複数の供給切替手段とをさらに備
え、複数のチューニングコード発生手段のそれぞれは、
対応する模擬手段から出力される内部電圧と対応する所
望の適正電位とを比較する比較手段と、比較手段の比較
結果に応答して、模擬手段の出力が所望の適正電位に一
致するようにチューニングコードを決定するコード発生
手段とを含む。
【００３２】請求項５に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置であって、外部から入
力するテストモード指定信号に応答して、テストモード
が指定されたことを検出するテストモード指定手段と、
テストモードにおいて、複数の供給切替手段の動作タイ
ミングを制御する切替制御信号を発生する自動チューニ
ング手段とをさらに備える。
【００３３】請求項６に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、複数の電源
発生手段のそれぞれに対して配置され、対応する模擬手
段の出力を所望の適正電位にチューニングするために、
チューニングコードを発生する複数のチューニングコー
ド発生手段と、複数の電源発生手段のそれぞれに対して
配置され、対応するラッチ手段に、対応するチューニン
グコードを供給する複数の供給切替手段と、チューニン
グデータを発生するとともに、複数の供給切替手段の動
作タイミングを制御する切替制御信号を発生する自動チ
ューニング手段とをさらに備え、複数のチューニングコ
ード発生手段のそれぞれは、対応する模擬手段から出力
される内部電圧と対応する所望の適正電位とを比較する
比較手段と、比較手段の比較結果に応答して、模擬手段
の出力が所望の適正電位に一致するようにチューニング
コードを決定するコード発生手段とを含む。
【００３４】請求項７に係る半導体集積回路装置は、請
求項６に係る半導体集積回路装置であって、外部から入
力するテストモード指定信号に応答して、テストモード
が指定されたことを検出するテストモード指定手段をさ
らに備え、自動チューニング手段は、テストモードにお
いて、チューニングデータと切替制御信号とを発生す
る。
【００３５】請求項８に係る半導体集積回路装置は、請
求項１に係る複数の供給制御手段のそれぞれは、電源選
択トランジスタから構成され、電源選択トランジスタの
それぞれをオン／オフさせることにより、入力したチュ
ーニングデータを対応する電源発生手段に順次入力す
る。
【００３６】請求項９に係る半導体集積回路装置は、請
求項８に係る半導体集積回路装置であって、模擬手段
は、トランジスタから構成され、トランジスタは、対応
するラッチ手段のラッチデータに基づきオン／オフする
ことにより、対応するヒューズのブロー状態を模擬す
る。
【００３７】請求項１０に係る半導体集積回路装置は、
請求項１に係る半導体集積回路装置であって、複数の電
源発生手段のそれぞれは、対応するラッチ手段のラッチ
データに応答して、対応するヒューズをブローするブロ
ー手段をさらに含む。
【００３８】請求項１１に係る半導体集積回路装置は、
請求項１０に係る半導体集積回路装置であって、ブロー
手段は、ヒューズブローを指定するヒューズブロー指定
信号に応答して、対応するラッチ手段のラッチデータの
レベルをシフトするレベルシフト手段と、ヒューズブロ
ー指定信号に応答して、対応するヒューズにレベルシフ
ト手段の出力を印加する印加手段とを含む。
【００３９】請求項１２に係る半導体集積回路装置は、
外部から入力するテストモード指定信号に応答して、テ
ストモードが指定されたことを検出するテストモード指
定手段と、テストモードにおいて、擬似チューニングを
行なうために、チューニングデータを順次発生するデー
タ発生手段と、ブローすることにより所望の内部電圧を
発生するヒューズと、データ発生手段から供給されるチ
ューニングデータに応答してヒューズのブロー状態を疑
似的に実現することにより、擬似的に内部電圧を出力す
る模擬手段とを含む電源発生手段とを備える。
【００４０】請求項１３に係る半導体集積回路装置は、
請求項１２に係る半導体集積回路装置であって、データ
発生手段は、テストモード指定手段の制御に基づき動作
するリングオシレータと、テストモード指定手段の制御
に基づき、オシレータの出力をカウントすることにより
チューニングデータを出力するカウント手段とを含む。
【００４１】請求項１４に係る半導体集積回路装置は、
請求項１３に係る半導体集積回路装置であって、複数の
メモリセルと、外部から入力するセルフリフレッシュモ
ード指定信号に応答して、セルフリフレッシュモードが
指定されたことを検出する手段とをさらに備え、リング
オシレータは、セルフリフレッシュモードにおいて動作
可能状態となり、メモリセルは、リングオシレータの出
力に応答して、順次選択状態になる。
【００４２】請求項１５に係る半導体集積回路装置は、
請求項１２に係る半導体集積回路装置であって、模擬手
段から出力される内部電圧と、外部から入力する適正電
位とを比較する比較手段をさらに備える。
【００４３】請求項１６に係る半導体集積回路装置は、
請求項１５に係る半導体集積回路装置であって、比較手
段は、カレントミラー型差動増幅器で構成される。
【００４４】請求項１７に係る半導体集積回路装置は、
請求項１３に係る半導体集積回路装置は、模擬手段から
出力される内部電圧と、外部から入力する適正電位とを
比較する比較手段をさらに備える。
【００４５】請求項１８に係る半導体集積回路装置は、
請求項１７に係る半導体集積回路装置であって、比較手
段は、カレントミラー型差動増幅器で構成される。
【００４６】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における電源チューニング回路について説明す
る。本発明の実施の形態１における電源チューニング回
路は、複数の電源回路を有し、複数の電源回路のそれぞ
れに対して同時に疑似チューニングを行なうことができ
るものである。
【００４７】本発明の実施の形態１における電源チュー
ニング回路１００について図１および図２を用いて説明
する。図１は、本発明の実施の形態１における電源チュ
ーニング回路１００の全体構成の一例を示す図であり、
図２は、図１に示す電源回路の具体的構成の一例を示す
回路図である。図１においては、代表例として外部パッ
ドＰＡＤ１およびＰＡＤ２を用いて内部電源電圧を発生
させる構成を示している。
【００４８】図１に示す電源チューニング回路１００
は、複数の電源回路、および複数のスイッチ回路を含
む。図１においては、代表的に電源回路１０１および１
０２、ならびにスイッチ回路１１１および１１２を示し
ている。
【００４９】スイッチ回路１１１および１１２はそれぞ
れ、電源選択トランジスタＮ１およびＮ２を含む。スイ
ッチ回路１１１における電源選択トランジスタＮ１およ
びＮ２は、制御信号Ｓ１に応答してオン／オフする。ス
イッチ回路１１２における電源選択トランジスタＮ１お
よびＮ２は、制御信号Ｓ２に応答してオン／オフする。
【００５０】パッドＰＡＤ１から、チューニング信号Ｐ
１を印加する。パッドＰＡＤ２から、チューニング信号
Ｐ２を印加する。
【００５１】スイッチ回路１１１は、制御信号Ｓ１に応
答して、チューニングデータ（チューニング信号Ｐ１お
よびＰ２）を対応する電源回路１０１に供給する。スイ
ッチ回路１１２は、制御信号Ｓ２に応答して、チューニ
ングデータ（チューニング信号Ｐ１およびＰ２）を対応
する電源回路１０２に供給する。
【００５２】電源回路１０１は、後述するようにラッチ
回路を含み、ラッチしたチューニングデータに応答し
て、電圧を出力する。電源回路１０１の出力を、内部電
源電圧Ｖｒｅｆ１と記す。
【００５３】電源回路１０２は、後述するようにラッチ
回路を含み、ラッチしたチューニングデータに応答し
て、電圧を出力する。電源回路１０２の出力を、内部電
源電圧Ｖｒｅｆ２と記す。
【００５４】図２に示す電源回路１５０の構成は、図１
に示す電源回路１０１および１０２に対応する。図１１
に示す従来の電源回路９５０と同じ構成要素には、同じ
記号および符号を付し、その説明を省略する。
【００５５】図２に示す電源回路１５０が、従来の電源
回路９５０の構成と異なる点は、ラッチ回路を備えるこ
とにある。図２に示す構成では、擬似チューニングデー
タ入力ノード２ａに対応してラッチ回路１０３を、擬似
チューニングデータ入力ノード２ｂに対応してラッチ回
路１０４をそれぞれ備える。ラッチ回路１０３および１
０４のそれぞれは、インバータ１０５および１０６を含
む。
【００５６】ラッチ回路１０３は、擬似チューニングデ
ータ入力ノード２ａから受けるチューニング信号Ｐ１を
保持する。ラッチ回路１０４は、擬似チューニングデー
タ入力ノード２ｂから受けるチューニング信号Ｐ２を保
持する。
【００５７】ＮＭＯＳトランジスタ２６のゲート電極
は、対応するラッチ回路１０３と接続される。ＮＭＯＳ
トランジスタ２７のゲート電極は、対応するラッチ回路
１０４と接続される。
【００５８】疑似チューニングにおける動作について説
明する。入力したチューニングデータに対して、対応す
る電源選択トランジスタＮ１およびＮ２をオンさせて、
チューニングデータを対応するラッチ回路に供給する。
電源選択トランジスタＮ１およびＮ２をオフする。次
に、他のチューニングデータに対して、対応する電源選
択トランジスタＮ１およびＮ２をオンさせて、チューニ
ングデータを対応するラッチ回路に供給する。
【００５９】この動作を繰返すことで、ある電源回路に
おける疑似チューニングが完了する前に、他の電源回路
における疑似チューニングを行なうことが可能となる。
【００６０】したがって、半導体集積回路装置を製造す
るにあたって、テスト（疑似チューニング）工程を短く
することが可能となる。また、ラッチ回路を有すること
で、チューニングに必要な最適なデータを保持すること
ができる。このため、ウエハテストにおいて、外部から
適正な電圧を印加することなく、発生した内部電源電圧
を用いてテストを行なうことができる。
【００６１】［実施の形態２］本発明の実施の形態２に
おける電源チューニング回路について説明する。本発明
の実施の形態２における電源チューニング回路は、デバ
イス内部で最適なチューニングコードを発生することが
できるものである。
【００６２】本発明の実施の形態２における電源チュー
ニング回路２００の構成について図３を用いて説明す
る。図３は、本発明の実施の形態２における電源チュー
ニング回路２００の全体構成の一例を示す図である。図
３においては、代表例として２つのパッドＰＡＤ１およ
びＰＡＤ２を用いて内部電源電圧を発生させる構成を示
している。図１に示す電源チューニング回路１００と同
じ構成要素には、同じ符号および同じ記号を付し、その
説明を省略する。
【００６３】図３に示す電源チューニング回路２００
は、電源回路１０１および１０２、スイッチ回路１１１
および１１２、チューニングコード発生回路２１１およ
び２１２、ならびにチューニングコード用のスイッチ回
路２２１、２２２、２２３および２２４を備える。
【００６４】チューニングコード発生回路２１１は、電
源回路１０１に対応して配置する。チューニングコード
発生回路２１２は、電源回路１０２に対応して配置す
る。
【００６５】チューニングコード発生回路２１１は、対
応する電源回路１０１から出力される内部電源電圧Ｖｒ
ｅｆ１と外部から印加する適正電位Ｖ１とに基づき、最
適なチューニングコードＣＤ１およびＣＤ２を発生す
る。
【００６６】チューニングコード発生回路２１２は、対
応する電源回路１０２から出力される内部電源電圧Ｖｒ
ｅｆ２と外部から印加する適正電位Ｖ２とに基づき、最
適なチューニングコードＣＤ１およびＣＤ２を発生す
る。
【００６７】スイッチ回路２２１および２２３は、電源
回路１０１に対応して配置する。スイッチ回路２２２お
よび２２４は、電源回路１０２に対応して配置する。
【００６８】スイッチ回路２２３および２２４はそれぞ
れ、制御トランジスタＮ５およびＮ６を含む。制御トラ
ンジスタＮ５およびＮ６のそれぞれは、対応するチュー
ニングコード発生回路の出力ノードと対応する擬似チュ
ーニングデータ入力ノード２ａまたは２ｂとの間にそれ
ぞれ配置する。制御トランジスタＮ５およびＮ６は、切
替制御信号ＤＷに応答してオン／オフする。切替制御信
号ＤＷは、たとえば、外部から直接印加する。
【００６９】インバータ２２０は、切替制御信号ＤＷを
反転して、切替制御信号／ＤＷを出力する。スイッチ回
路２２１および２２２はそれぞれ、制御トランジスタＮ
３およびＮ４を含む。制御トランジスタＮ３およびＮ４
のそれぞれは、対応する電源選択トランジスタＮ１およ
びＮ２と対応する擬似チューニングデータ入力ノード２
ａまたは２ｂとの間にそれぞれ配置する。制御トランジ
スタＮ３およびＮ４は、インバータ２２０を介して受け
る切替制御信号／ＤＷに応答してオン／オフする。
【００７０】チューニングコード発生回路２１１から出
力されるチューニングコードＣＤ１およびＣＤ２は、切
替制御信号ＤＷに基づき、対応する電源回路１０１に含
まれるラッチ回路に記録される。
【００７１】チューニングコード発生回路２１２から出
力されるチューニングコードＣＤ１およびＣＤ２は、切
替制御信号ＤＷに基づき、対応する電源回路１０２に含
まれるラッチ回路に記録される。
【００７２】ここで、図３に示すチューニングコード発
生回路２１１および２１２の具体的構成の一例について
図４を用いて説明する。図４は、図３に示すチューニン
グコード発生回路の具体的構成の一例を示す図である。
図４に示すチューニングコード発生回路２５０は、図３
に示すチューニングコード発生回路２１１および２１２
のそれぞれに対応している。
【００７３】図４に示すチューニングコード発生回路２
５０は、電位比較回路２３０、ラッチ回路２３２、２３
３、２３４および２３５、論理回路２４０、ＮＭＯＳト
ランジスタ５１、５２、５３、５４および５５、ならび
にＰＭＯＳトランジスタ５６、５７および５８を備え
る。
【００７４】電位比較回路２３０は、外部から印加した
適正電位（図３においては、Ｖ１またはＶ２）と対応す
る内部電源電圧Ｖｒｅｆ（図３においては、Ｖｒｅｆ１
またはＶｒｅｆ２）とを入力に受け、これらを比較す
る。
【００７５】ＮＭＯＳトランジスタ５１および５３は、
電位比較回路２３０の出力ノードとラッチ回路２３２と
の間に直列に接続される。ＮＭＯＳトランジスタ５２と
ＰＭＯＳトランジスタ５６とは、電位比較回路２３０の
出力ノードとラッチ回路２３３との間に直列に接続され
る。ＰＭＯＳトランジスタ５７とＮＭＯＳトランジスタ
５４とは、電位比較回路２３０の出力ノードとラッチ回
路２３４との間に直列に接続される。ＰＭＯＳトランジ
スタ５８とＮＭＯＳトランジスタ５５とは、電位比較回
路２３０の出力ノードとラッチ回路２３５との間に直列
に接続される。
【００７６】ＮＭＯＳトランジスタ５１および５２、な
らびにＰＭＯＳトランジスタ５７および５８のそれぞれ
のゲート電極は、チューニング信号Ｐ１を受ける。ＮＭ
ＯＳトランジスタ５３、５４および５５、ならびにＰＭ
ＯＳトランジスタ５６のそれぞれのゲート電極は、チュ
ーニング信号Ｐ２を受ける。
【００７７】ラッチ回路２３２、２３３、２３４および
２３５の出力ノードは、論理回路２４０に接続される。
論理回路２４０から、チューニングコードＣＤ１および
ＣＤ２が出力される。
【００７８】疑似チューニングにおける動作について説
明する。外部から入力されるチューニングデータに応答
して、電源回路は、内部電源電圧を出力する。チューニ
ングコード発生回路２５０は、電位比較回路２３０を用
いて、発生した内部電源電圧Ｖｒｅｆと外部から印加し
た適正電位とを比較する。
【００７９】比較した結果は、チューニング信号Ｐ１お
よびＰ２のそれぞれのレベル（Ｈレベル、Ｌレベル）に
応じて、ラッチ回路２３２、２３３、２３４および２３
５のいずれかに記録される。論理回路２４０は、記録し
た結果に基づき、適正電位を発生させるために必要なチ
ューニングコードＣＤ１およびＣＤ２を発生する。
【００８０】外部からＨレベルの切替制御信号ＤＷを印
加すると、制御トランジスタＮ３、Ｎ４、Ｎ５およびＮ
６がそれぞれオンする。この結果、チューニングコード
発生回路２１１および２１２のそれぞれから発生したチ
ューニングコードＣＤ１およびＣＤ２がそれぞれ、対応
する擬似チューニングデータ入力ノード２ａおよび２ｂ
に印加される。これを受けて、電源回路は、内部に備え
るラッチ回路に最適なチューニングコードを記録する。
【００８１】このように構成することにより、従来では
外部テスタに用いて行なっていた最適なチューニングコ
ードの発生を、デバイス内部で発生させることが可能と
なる。この結果、ウエハテスト時におけるテストプログ
ラムが容易になる。
【００８２】［実施の形態３］本発明の実施の形態３に
おける半導体集積回路装置について説明する。本発明の
実施の形態３における半導体集積回路装置は、テストモ
ードにエントリーすることで、自動的に疑似チューニン
グを行なうことを可能とするものである。
【００８３】本発明の実施の形態３における半導体集積
回路装置の構成について図５を用いて説明する。図５
は、本発明の実施の形態３における半導体集積回路装置
１０００の主要部の構成の一例を示すブロック図であ
る。
【００８４】図５に示す半導体集積回路装置１０００
は、テストモードレジスタ３００、自動チューニングモ
ード回路３０２、および電源チューニング回路２００を
備える。
【００８５】テストモードレジスタ３００は、外部信号
（たとえば、アドレス信号）に応答して、テストモード
が指定されたことを検出し、検出結果としてテストモー
ド信号ＴＭを出力する。
【００８６】自動チューニングモード回路３０２は、内
部に図示しないカウンタを含む。自動チューニングモー
ド回路３０２に含まれるカウンタは、テストモード信号
ＴＭに応答して、切替制御信号ＤＷ、チューニング信号
Ｐ１、およびチューニング信号Ｐ２を発生する。
【００８７】本発明の実施の形態３における電源チュー
ニング回路２００は、本発明の実施の形態２における場
合と異なり、内部で発生した切替制御信号ＤＷ、チュー
ニング信号Ｐ１、およびチューニング信号Ｐ２を受け
る。
【００８８】このように構成することにより、外部から
適正電位Ｖ１およびＶ２を印加し、テストモードにエン
トリーするだけで、適正電位に擬似チューニングするこ
とが可能となる。これにより、ウエハテストにおけるテ
ストプログラムが容易になる。
【００８９】また、外部パッドを用いてチューニングデ
ータを印加する構成では、より正確なチューニングを行
なうためにはより多くのパッドを使用する必要がある。
しかし、これらの外部パッドは、疑似チューニングにし
か使用されないため、チップ面積が増大するという問題
が生じてしまう。一方、本発明の実施の形態３における
構成によれば、チューニングデータを印加するための外
部パッド自体が不要となる。このため、チップ面積を縮
小することが可能となる。
【００９０】なお、自動チューニングモード回路３０２
は、図１に示す電源チューニング回路１００に対しても
適用可能である。この場合、電源チューニング回路１０
０は、外部パッドに代わり、自動チューニングモード回
路３０２からチューニング信号Ｐ１、およびチューニン
グ信号Ｐ２を受ける。
【００９１】［実施の形態４］本発明の実施の形態４に
おける電源回路について説明する。本発明の実施の形態
４における電源回路は、ラッチ回路に記録されたデータ
を用いて、ヒューズを電気的にブローすることを可能と
するものである。
【００９２】本発明の実施の形態４における電源回路の
構成について、図６を用いて説明する。図６は、本発明
の実施の形態４における電源回路４００の具体的構成の
一例を示す回路図である。図６においては、代表例とし
て２つのラッチ回路を用いる構成を示している。
【００９３】図６に示す電源回路４００は、ＮＭＯＳト
ランジスタ７３ａおよび７３ｂ、ＰＭＯＳトランジスタ
７１ａ、７１ｂ、７１ｃ、７５ａ、７５ｂ、７５ｃ、お
よび７５ｄ、ならびにヒューズ７２ａおよび７２ｂを含
む。
【００９４】ＰＭＯＳトランジスタ７１ａ、７１ｂおよ
び７１ｃは、抵抗値を持つトランジスタである。ＰＭＯ
Ｓトランジスタ７１ａ、７１ｂおよび７１ｃは、外部電
源電圧ｅｘｔＶＣＣと接地電位ＧＮＤとの間に直列に接
続され、各々のゲート電極は接地電位ＧＮＤと接続され
る。
【００９５】ＮＭＯＳトランジスタ７３ａ、ＰＭＯＳト
ランジスタ７５ａ、ヒューズ７２ａおよびＰＭＯＳトラ
ンジスタ７５ｂは、ＰＭＯＳトランジスタ７１ａの一方
の導通端子と他方の導通端子との間に直列に接続され
る。
【００９６】ＮＭＯＳトランジスタ７３ｂ、ＰＭＯＳト
ランジスタ７５ｃ、ヒューズ７２ｂおよびＰＭＯＳトラ
ンジスタ７５ｄは、ＰＭＯＳトランジスタ７１ｂの一方
の導通端子と他方の導通端子との間に直列に接続され
る。
【００９７】ＮＭＯＳトランジスタ７５ａ、７５ｂ、７
５ｃ、および７５ｄは、ヒューズブロー用のトランジス
タである。ＮＭＯＳトランジスタ７５ａ、７５ｂ、７５
ｃ、および７５ｄのそれぞれのゲート電極は、ヒューズ
ブロー信号ＢＬＷを受ける。ヒューズブロー信号ＢＬＷ
は、ヒューズブローを指定する信号であって、たとえ
ば、外部から直接印加する。
【００９８】ＰＭＯＳトランジスタ７１ｂと７１ｃとの
接続ノードであるノード７ｃより、内部電源電圧Ｖｒｅ
ｆが出力される。内部電源電圧Ｖｒｅｆの値は、ノード
７ｃと接地電位ＧＮＤとの間の抵抗と、ノード７ｃと外
部電源電圧ｅｘｔＶＣＣとの間の抵抗値との比で決定さ
れる。
【００９９】図６に示す電源回路４００はさらに、ラッ
チ回路１０３および１０４、ＮＭＯＳトランジスタ７４
ａ、７４ｂ、７４ｃおよび７４ｄ、ならびにレベルシフ
タ４１１および４１２を含む。ラッチ回路１０３および
１０４のそれぞれは、インバータ１０５および１０６を
含む。
【０１００】ラッチ回路１０３は、擬似チューニングデ
ータ入力ノード７ａから受けるチューニング信号Ｐ１を
保持する。ラッチ回路１０４は、擬似チューニングデー
タ入力ノード７ｂから受けるチューニング信号Ｐ２を保
持する。
【０１０１】ＮＭＯＳトランジスタ７３ａのゲート電極
は、対応するラッチ回路１０３と接続される。ＮＭＯＳ
トランジスタ７３ｂのゲート電極は、対応するラッチ回
路１０４と接続される。
【０１０２】ＮＭＯＳトランジスタ７４ａ、７４ｂ、７
４ｃ、および７４ｄは、ヒューズブロー用のトランジス
タである。ＮＭＯＳトランジスタ７４ａは、ラッチ回路
１０３とレベルシフタ４１１との間に接続される。ＮＭ
ＯＳトランジスタ７４ｃは、ラッチ回路１０４とレベル
シフタ４１２との間に接続される。ＮＭＯＳトランジス
タ７４ａおよび７４ｃのそれぞれのゲート電極は、ヒュ
ーズブロー信号ＢＬＷを受ける。ＮＭＯＳトランジスタ
７４ｂの一方の導通端子は、ヒューズ７２ａとＰＭＯＳ
トランジスタ７５ｂとの接続ノードに接続され、他方の
導通端子は、接地電位ＧＮＤと接続される。ＮＭＯＳト
ランジスタ７４ｄの一方の導通端子は、ヒューズ７２ｂ
とＰＭＯＳトランジスタ７５ｄとの接続ノードに接続さ
れ、他方の導通端子は、接地電位ＧＮＤと接続される。
ＮＭＯＳトランジスタ７４ｂおよび７４ｄのそれぞれの
ゲート電極は、ヒューズブロー信号ＢＬＷを受ける。
【０１０３】レベルシフタ４１１の入力ノードは、ＮＭ
ＯＳトランジスタ７４ａと接続され、出力ノードは、Ｐ
ＭＯＳトランジスタ７５ａとヒューズ７２ａとの接続ノ
ードに接続される。レベルシフタ４１２の入力ノード
は、ＮＭＯＳトランジスタ７４ｃと接続され、出力ノー
ドは、ＰＭＯＳトランジスタ７５ｃとヒューズ７２ｂと
の接続ノードに接続される。
【０１０４】図６に示す電源回路４００の動作について
説明する。チューニングデータを電源回路４００に印加
する。チューニングデータがラッチ回路に記録される。
この状態で、Ｈレベルのヒューズブロー信号ＢＬＷが印
加されると、ＮＭＯＳトランジスタ７４ａ〜７４ｄがオ
ンし、ＰＭＯＳトランジスタ７５ａ〜７５ｄはオフす
る。
【０１０５】この結果、ヒューズ７２ａは、一方の端子
が接地電位ＧＮＤに接続され、他方の端子がレベルシフ
タ４１１を介してラッチ回路１０３と接続される。ヒュ
ーズ７２ｂは、一方の端子が接地電位ＧＮＤに接続さ
れ、他方の端子がレベルシフタ４１２を介してラッチ回
路１０４と接続される。
【０１０６】ラッチ回路１０３でラッチしたデータが、
Ｈレベルの場合、ヒューズ７２ａには、レベルシフタ４
１１で十分高められた電圧がかかる。この結果、ヒュー
ズ７２ａが電気的にブローされる。ラッチ回路１０４で
ラッチしたデータが、Ｈレベルの場合、ヒューズ７２ｂ
には、レベルシフタ４１２で十分高められた電圧がかか
る。この結果、ヒューズ７２ｂが電気的にブローされ
る。
【０１０７】これにより、ウエハテストにおいて、チュ
ーニングを完了することができ、ブロー時間を省略する
ことができる。
【０１０８】なお、電源回路４００は、図３または図５
に示す電源チューニング回路２００に対して適用可能で
ある。この場合、ヒューズは、チューニングコード発生
回路で発生したチューニングコードに基づき電気的にブ
ローされる。
【０１０９】［実施の形態５］本発明の実施の形態５に
おける半導体集積回路装置について説明する。本発明の
実施の形態５における半導体集積回路装置は、外部パッ
ドなしに、正確な疑似チューニングを行なうことを可能
とするものである。
【０１１０】本発明の実施の形態５における半導体集積
回路装置の構成について、図７を用いて説明する。図７
は、本発明の実施の形態５における半導体集積回路装置
２０００の主要部の構成の一例を示す図である。
【０１１１】図７に示す半導体集積回路装置２０００
は、テストモードレジスタ３００、リングオシレータ７
０１、カウンタ７０２、および電源回路７０３を備え
る。
【０１１２】テストモードレジスタ３００は、外部信号
（たとえば、アドレス信号）に応答して、テストモード
が指定されたことを検出し、検出結果としてテストモー
ド信号ＴＭを出力する。
【０１１３】リングオシレータ７０１は、テストモード
レジスタ３００から出力されるテストモード信号ＴＭに
応答して動作する。カウンタ７０２は、リングオシレー
タ７０１の出力を受けて、カウントアップ動作を行な
い、カウント値Ｐ１およびＰ２を出力する。カウンタ７
０２は、テストモード信号ＴＭの活性化と同時に、ある
いはそれ以前にリセットされる。
【０１１４】図７に示す電源回路７０３は、図１１で説
明した従来の電源回路９５０と同じ構成である。図７に
示す電源回路７０３が、従来の電源回路９５０と異なる
点は、擬似チューニングデータ入力ノード２ａが、カウ
ンタ７０２の出力（Ｐ１と記す）を受けること、擬似チ
ューニングデータ入力ノード２ｂが、カウンタ７０２の
出力（Ｐ２と記す）を受けることにある。
【０１１５】カウンタ７０２の出力Ｐ１およびＰ２は、
４種類の組合せからなる。具体的には、Ｐ１およびＰ２
は、“（０、０）”、“（０、１）”、“（１、
０）”、または“（１、１）”のいずれかの値をとる。
【０１１６】出力Ｐ１およびＰ２の組合わせからなるチ
ューニングデータは、電源回路７０３に印加される。電
源回路７０３は、チューニングデータを用いて疑似チュ
ーニングを行なう。このように構成することにより、外
部パッドを用いずに、疑似チューニングを行なうことが
できる。
【０１１７】なお、リングオシレータ７０１は、セルフ
リフレッシュ用のリングオシレータと共用が可能であ
り、この場合は、チップ面積を縮小することができる。
【０１１８】［実施の形態６］本発明の実施の形態６に
おける半導体集積回路装置について図８および図９を用
いて説明する。図８は、本発明の実施の形態６における
半導体集積回路装置３０００の主要部の構成の一例を示
すブロック図であり、図９は、図８に示す本発明の実施
の形態６における比較器の構成の一例を示す回路図であ
る。以下、図７に示す半導体集積回路装置２０００と同
じ構成要素には同じ記号および符号を付し、その説明は
省略する。
【０１１９】本発明の実施の形態６における半導体集積
回路装置３０００は、図７に示す半導体集積回路装置２
０００の構成に加えて、さらに比較器７０５を含む。比
較器７０５は、たとえば図９に示すカレントミラー型差
動増幅器８００で構成される。
【０１２０】図９に示すカレントミラー型差動増幅器８
００は、ＰＭＯＳトランジスタ８１、および８２、なら
びにＮＭＯＳトランジスタ８３、８４、および８５を含
む。
【０１２１】カレントミラー型差動増幅器８００は、２
つの入力ノード８ａおよび８ｂを有する。入力ノード８
ａは、ＮＭＯＳトランジスタ８３のゲート電極と接続さ
れる。入力ノード８ｂは、ＮＭＯＳトランジスタ８４の
ゲート電極と接続される。
【０１２２】一方の入力ノード８ａ（または、８ｂ）
に、適正電位を入力する。他方の入力ノード８ｂ（また
は、８ａ）に、電源回路７０３で発生した内部電源電圧
Ｖｒｅｆを入力する。ＰＭＯＳトランジスタ８１とＮＭ
ＯＳトランジスタ８３との接続ノードであるノード８ｃ
から、比較結果が出力される。
【０１２３】テストモード信号ＴＭに応じてＮＭＯＳト
ランジスタ８５のゲート電極にＨレベルの信号Ｖを印加
することにより、カレントミラー型差動増幅器８００は
動作する。
【０１２４】図８を参照して、適正電位ＩＮは、パッド
ＰＡＤ３から印加する。比較結果である信号ＯＵＴは、
パッドＰＡＤ４から出力する。たとえば、内部電源電圧
Ｖｒｅｆが所望の適正電位よりも低い場合には、Ｈレベ
ル（またはＬレベル）の信号ＯＵＴが出力され、内部電
源電圧Ｖｒｅｆが所望の適正電位よりも高い場合には、
Ｌレベル（またはＨレベル）の信号ＯＵＴが出力され
る。
【０１２５】信号ＯＵＴにおけるＨレベルまたはＬレベ
ルの境目が目的のチューニングポイントとなる。したが
って、特に外部からのモニタに適さない電位レベルに対
するチューニングに対して、信号ＯＵＴにおけるＬレベ
ルとＨレベルとの切替りポイントを測定することによ
り、正確な疑似チューニングを行なうことが可能とな
る。
【０１２６】
【発明の効果】請求項１に係る半導体集積回路装置によ
れば、複数の電源回路のそれぞれに対して、疑似チュー
ニングを行なうためのデータをラッチするラッチ回路を
設ける。これにより、複数の電源回路に対して同時に疑
似チューニングを行なうことが可能となる。
【０１２７】また、各電源回路は、ラッチしたデータを
用いて内部電源電圧を発生させることができる。このた
め、ウエハテストにおいて、発生した内部電源電圧を用
いて（外部から電圧を印加することなく）テストを行な
うことが可能となる。
【０１２８】請求項２に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、自動的にチ
ューニング用のデータを内部で発生させる。これによ
り、テストプログラムが容易になる。また、チューニン
グデータを印加する外部パッドが不要となるため、チッ
プ面積を縮小することが可能となる。
【０１２９】請求項３に係る半導体集積回路装置は、請
求項２に係る半導体集積回路装置であって、テストモー
ドにエントリーすることで、自動的に疑似チューニング
を行なうことが可能となる。
【０１３０】請求項４に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、適正電位を
発生させるために必要となるチューニングコードを内部
で発生させる。これにより、テストプログラムが容易に
なる。
【０１３１】請求項５に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置であって、テストモー
ドにエントリーすることで、自動的に疑似チューニング
を行なうことが可能となる。
【０１３２】請求項６に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、自動的にチ
ューニング用のデータを内部で発生させる。また、適正
電位を発生させるために必要となるチューニングコード
を内部で発生させる。これにより、テストプログラムが
容易になる。また、チューニングデータを印加する外部
パッドが不要となるため、チップ面積を縮小することが
可能となる。
【０１３３】請求項７に係る半導体集積回路装置は、請
求項６に係る半導体集積回路装置であって、テストモー
ドにエントリーすることで、自動的に疑似チューニング
を行なうことが可能となる。
【０１３４】請求項８に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、電源選択ト
ランジスタを用いて、チューニングデータを個別に電源
回路に印加することが可能となる。
【０１３５】請求項９に係る半導体集積回路装置は、請
求項８に係る半導体集積回路装置であって、トランジス
タを用いて、疑似チューニングを行なうことが可能とな
る。
【０１３６】請求項１０および請求項１１に係る半導体
集積回路装置は、請求項１に係る半導体集積回路装置で
あって、ラッチ回路でラッチしたデータを用いて、ヒュ
ーズブローを行なうことが可能となる。これにより、ウ
エハテストにおいて、ブローを行なうことが可能とな
り、ブロー時間が短縮される。
【０１３７】請求項１２に係る半導体集積回路装置によ
れば、テストモードにエントリーすることによりチュー
ニングデータを発生する回路を設ける。これにより、テ
ストモードで、疑似チューニングを行なうことが可能と
なる。また、チューニングデータを印加する外部パッド
が不要となるため、チップ面積を縮小することが可能と
なる。
【０１３８】請求項１３に係る半導体集積回路装置は、
請求項１２に係る半導体集積回路装置であって、テスト
モードにおいて発振するリングオシレータとカウンタと
でチューニングデータを発生する。これにより、テスト
モードで、チューニングデータを順次発生することが可
能となる。
【０１３９】請求項１４に係る半導体集積回路装置は、
請求項１３に係る半導体集積回路装置であって、リング
オシレータを、セルフリフレッシュ用リングオシレータ
と共用する。これにより、チップ面積が縮小できる。
【０１４０】請求項１５および１６に係る半導体集積回
路装置は、請求項１２に係る半導体集積回路装置であっ
て、発生した内部電源電圧と適正電位とを比較する比較
器、特にカレントミラー型差動増幅器を設ける。
【０１４１】これにより、特にモニタに適さない電位
（Ｌレベル）レベルに対するチューニングにおいても、
適正電位との差を差動増幅することにより、チューニン
グ状態をモニタすることが可能となる。
【０１４２】請求項１７および１８に係る半導体集積回
路装置は、請求項１３に係る半導体集積回路装置であっ
て、発生した内部電源電圧と適正電位とを比較する比較
器、特にカレントミラー型差動増幅器を設ける。
【０１４３】これにより、特にモニタに適さない電位
（Ｌレベル）レベルに対するチューニングにおいても、
適正電位との差を差動増幅することにより、チューニン
グ状態をモニタすることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における電源チューニ
ング回路１００の全体構成の一例を示す図である。
【図２】 図１に示す本発明の実施の形態１における電
源回路の具体的構成の一例を示す回路図である。
【図３】 本発明の実施の形態２における電源チューニ
ング回路２００の全体構成の一例を示す図である。
【図４】 図３に示すチューニングコード発生回路の具
体的構成の一例を示す図である。
【図５】 本発明の実施の形態３における半導体集積回
路装置１０００の主要部の構成の一例を示すブロック図
である。
【図６】 本発明の実施の形態４における電源回路４０
０の具体的構成の一例を示す回路図である。
【図７】 本発明の実施の形態５における半導体集積回
路装置２０００の主要部の構成の一例を示す図である。
【図８】 本発明の実施の形態６における半導体集積回
路装置３０００の主要部の構成の一例を示すブロック図
である。
【図９】 図８に示す、本発明の実施の形態６における
比較器の構成の一例を示す回路図である。
【図１０】 従来の電源チューニング回路９００の全体
構成を示す図である。
【図１１】 図１０に示す従来の電源チューニング回路
９００における電源回路の構成を示す回路図である。
【符号の説明】
１００，２００ 電源チューニング回路、１１１，１１
２，２２１，２２２，２２３，２２４ スイッチ回路、
１０１，１０２，１５０，４００，７０３ 電源回路、
１０３，１０４ ラッチ回路、２１１，２１２，２５０
チューニングコード発生回路、３００ テストモード
レジスタ、３０２ 自動チューニングモード回路、４１
１，４１２ レベルシフタ、７０１ リングオシレー
タ、７０２カウンタ、７０５ 比較器、８００ カレン
トミラー型差動増幅器、１０００〜３０００ 半導体集
積回路装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３７１Ａ Ｆターム(参考） 2G032 AA01 AA04 AA07 AE08 AE11 AE14 AG04 AH04 AK11 AK14 AK15 AL02 5B015 AA08 BA51 CA03 CA04 DA04 5B024 AA07 BA27 CA07 EA09 5H410 BB04 CC02 DD02 DD05 EA11 EA37 FF03 FF25 GG05 5L106 AA01 DD12 DD24 EE08 FF00 GG07

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ブローすることにより所望の内部電圧を
    発生するヒューズと、疑似チューニングを行なうための
    チューニングデータをラッチするラッチ手段と、前記ラ
    ッチ手段でラッチしたデータに応答して前記ヒューズの
    ブロー状態を疑似的に実現することにより、擬似的に内
    部電圧を出力する模擬手段とを、各々が含む複数の電源
    発生手段と、 前記複数の電源発生手段のそれぞれに対して配置され、
    対応する前記電源発生手段に前記チューニングデータを
    供給するための制御を行なう複数の供給制御手段とを備
    える、半導体集積回路装置。
  2. 【請求項２】 前記チューニングデータを発生する自動
    チューニング手段をさらに備える、請求項１記載の半導
    体集積回路装置。
  3. 【請求項３】 外部から入力するテストモード指定信号
    に応答して、テストモードが指定されたことを検出する
    テストモード指定手段をさらに備え、 前記自動チューニング手段は、前記テストモードにおい
    て、前記チューニングデータを発生する、請求項２記載
    の半導体集積回路装置。
  4. 【請求項４】 前記複数の電源発生手段のそれぞれに対
    して配置され、対応する前記模擬手段の出力を所望の適
    正電位にチューニングするために、チューニングコード
    を発生する複数のチューニングコード発生手段と、 前記複数の電源発生手段のそれぞれに対して配置され、
    対応する前記ラッチ手段に、対応する前記チューニング
    コードを供給する複数の供給切替手段とをさらに備え、 前記複数のチューニングコード発生手段のそれぞれは、 対応する前記模擬手段から出力される前記内部電圧と対
    応する前記所望の適正電位とを比較する比較手段と、 前記比較手段の比較結果に応答して、前記模擬手段の出
    力が前記所望の適正電位に一致するように前記チューニ
    ングコードを決定するコード発生手段とを含む、請求項
    １記載の半導体集積回路装置。
  5. 【請求項５】 外部から入力するテストモード指定信号
    に応答して、テストモードが指定されたことを検出する
    テストモード指定手段と、 前記テストモードにおいて、前記複数の供給切替手段の
    動作タイミングを制御する切替制御信号を発生する自動
    チューニング手段とをさらに備える、請求項４記載の半
    導体集積回路装置。
  6. 【請求項６】 前記複数の電源発生手段のそれぞれに対
    して配置され、対応する前記模擬手段の出力を所望の適
    正電位にチューニングするために、チューニングコード
    を発生する複数のチューニングコード発生手段と、 前記複数の電源発生手段のそれぞれに対して配置され、
    対応する前記ラッチ手段に、対応する前記チューニング
    コードを供給する複数の供給切替手段と、 前記チューニングデータを発生するとともに、前記複数
    の供給切替手段の動作タイミングを制御する切替制御信
    号を発生する自動チューニング手段とをさらに備え、 前記複数のチューニングコード発生手段のそれぞれは、 対応する前記模擬手段から出力される前記内部電圧と対
    応する前記所望の適正電位とを比較する比較手段と、 前記比較手段の比較結果に応答して、前記模擬手段の出
    力が前記所望の適正電位に一致するように前記チューニ
    ングコードを決定するコード発生手段とを含む、請求項
    １記載の半導体集積回路装置。
  7. 【請求項７】 外部から入力するテストモード指定信号
    に応答して、テストモードが指定されたことを検出する
    テストモード指定手段をさらに備え、 前記自動チューニング手段は、前記テストモードにおい
    て、前記チューニングデータと前記切替制御信号とを発
    生する、請求項６記載の半導体集積回路装置。
  8. 【請求項８】 前記複数の供給制御手段のそれぞれは、
    電源選択トランジスタから構成され、 前記電源選択トランジスタのそれぞれをオン／オフさせ
    ることにより、入力した前記チューニングデータを対応
    する前記電源発生手段に順次入力する、請求項１記載の
    半導体集積回路装置。
  9. 【請求項９】 前記模擬手段は、トランジスタから構成
    され、 前記トランジスタは、対応する前記ラッチ手段のラッチ
    データに基づきオン／オフすることにより、対応する前
    記ヒューズのブロー状態を模擬する、請求項８記載の半
    導体集積回路装置。
  10. 【請求項１０】 前記複数の電源発生手段のそれぞれ
    は、 対応する前記ラッチ手段のラッチデータに応答して、対
    応する前記ヒューズをブローするブロー手段をさらに含
    む、請求項１記載の半導体集積回路装置。
  11. 【請求項１１】 前記ブロー手段は、 ヒューズブローを指定するヒューズブロー指定信号に応
    答して、対応する前記ラッチ手段のラッチデータのレベ
    ルをシフトするレベルシフト手段と、 前記ヒューズブロー指定信号に応答して、対応する前記
    ヒューズに前記レベルシフト手段の出力を印加する印加
    手段とを含む、請求項１０記載の半導体集積回路装置。
  12. 【請求項１２】 外部から入力するテストモード指定信
    号に応答して、テストモードが指定されたことを検出す
    るテストモード指定手段と、 前記テストモードにおいて、擬似チューニングを行なう
    ために、チューニングデータを順次発生するデータ発生
    手段と、 ブローすることにより所望の内部電圧を発生するヒュー
    ズと、前記データ発生手段から供給される前記チューニ
    ングデータに応答して前記ヒューズのブロー状態を疑似
    的に実現することにより、擬似的に内部電圧を出力する
    模擬手段とを含む電源発生手段とを備える、半導体集積
    回路装置。
  13. 【請求項１３】 前記データ発生手段は、 前記テストモード指定手段の制御に基づき動作するリン
    グオシレータと、 前記テストモード指定手段の制御に基づき、前記オシレ
    ータの出力をカウントすることにより前記チューニング
    データを出力するカウント手段とを含む、請求項１２記
    載の半導体集積回路装置。
  14. 【請求項１４】 複数のメモリセルと、 外部から入力するセルフリフレッシュモード指定信号に
    応答して、セルフリフレッシュモードが指定されたこと
    を検出する手段とをさらに備え、 前記リングオシレータは、前記セルフリフレッシュモー
    ドにおいて動作可能状態となり、 前記メモリセルは、前記リングオシレータの出力に応答
    して、順次選択状態になる、請求項１３記載の半導体集
    積回路装置。
  15. 【請求項１５】 前記模擬手段から出力される内部電圧
    と、外部から入力する適正電位とを比較する比較手段を
    さらに備える、請求項１２記載の半導体集積回路装置。
  16. 【請求項１６】 前記比較手段は、カレントミラー型差
    動増幅器で構成される、請求項１５記載の半導体集積回
    路装置。
  17. 【請求項１７】 前記模擬手段から出力される内部電圧
    と、外部から入力する適正電位とを比較する比較手段を
    さらに備える、請求項１３記載の半導体集積回路装置。
  18. 【請求項１８】 前記比較手段は、カレントミラー型差
    動増幅器で構成される、請求項１７記載の半導体集積回
    路装置。
JP10194270A 1998-07-09 1998-07-09 半導体集積回路装置 Withdrawn JP2000029546A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10194270A JP2000029546A (ja) 1998-07-09 1998-07-09 半導体集積回路装置
US09/212,312 US6445558B1 (en) 1998-07-09 1998-12-16 Semiconductor integrated circuit device having pseudo-tuning function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10194270A JP2000029546A (ja) 1998-07-09 1998-07-09 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2000029546A true JP2000029546A (ja) 2000-01-28

Family

ID=16321838

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10194270A Withdrawn JP2000029546A (ja) 1998-07-09 1998-07-09 半導体集積回路装置

Country Status (2)

Country Link
US (1) US6445558B1 (ja)
JP (1) JP2000029546A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4095778B2 (ja) * 2001-08-24 2008-06-04 株式会社東芝 半導体装置および電源電圧制御方法
JP4971598B2 (ja) * 2004-06-11 2012-07-11 キヤノン株式会社 照明装置、画像読取装置及び画像読取方法
CA2541046A1 (en) * 2006-03-27 2007-09-27 Mosaid Technologies Incorporated Power supply testing architecture
KR20190041645A (ko) * 2017-10-13 2019-04-23 삼성전자주식회사 메모리 모듈, 메모리 모듈의 동작 방법 및 메모리 모듈의 테스트 시스템

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路

Also Published As

Publication number Publication date
US6445558B1 (en) 2002-09-03
US20020057546A1 (en) 2002-05-16

Similar Documents

Publication Publication Date Title
US7082070B2 (en) Temperature detection circuit and temperature detection method
JP2781370B2 (ja) 半導体メモリ装置のテスト制御方法及びその回路
US20060285576A1 (en) Semiconductor device
JP2000021191A (ja) ヒューズ回路及び冗長デコーダ回路
JP2006039830A (ja) 半導体集積回路
JP4824182B2 (ja) アンチヒューズリペア回路
US20020000581A1 (en) Semiconductor integrated circuit having a self-refresh function
US20110158026A1 (en) Fuse circuit and control method thereof
JP2001035199A (ja) 半導体装置
JP2000029546A (ja) 半導体集積回路装置
JP4790158B2 (ja) 半導体装置
JP3762517B2 (ja) 半導体メモリ装置のバーンインストレス回路
US5982188A (en) Test mode control circuit of an integrated circuit device
US6628559B2 (en) Semiconductor memory device having refreshing function
US8006148B2 (en) Test mode control circuit and method for using the same in semiconductor memory device
US6778456B2 (en) Temperature detecting circuit
US6654300B2 (en) Semiconductor memory device having internal circuit screening function
KR950008438B1 (ko) 반도체 집적 회로
JPH11306774A (ja) 半導体記憶装置
KR100337206B1 (ko) 모드 레지스터 세팅장치
JP4646604B2 (ja) 半導体集積回路装置
JPH11185469A (ja) 半導体集積回路
KR950009203B1 (ko) 반도체 메모리장치의 리프레시 타이머회로
KR100640785B1 (ko) 반도체메모리소자
JP2000132999A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20051004