KR20140083103A - 반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법 Download PDF

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Abstract

본 발명의 기술에 따른 반도체 메모리 장치는 전압전압 또는 내부전압을 공급받는 디커플링부; 및 딥 파워다운 모드 또는 파워 업 동작에서는 상기 전압전압을 출력하고, 노멀 모드에서 상기 내부전압을 출력하는 전압 출력부를 포함한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법{Semiconductor Memory Appartus And Voltage Supply Method Of The Semiconductor Memory Appartus}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법에 관한 기술이다.
일반적인 반도체 메모리 장치는 전원 노이즈를 감소시키기 위해 디커플링 캐패시터(decoupling capacitor)를 포함한다.
대부분의 반도체 장치는 외부에서 공급되는 전압 이외에도 내부에서 전압을 발생시키는 많은 회로들이 있다. 예를 들어, 반도체 메모리 장치는 외부에서 입력받는 전압인 전원전압(VDD) 이외에, 내부적으로 생성되는 전압인 코어전압(VCORE), 백바이어스전압(VBB), 고전압(VPP) 등의 전압을 생성하기 위한 많은 회로들을 포함하고 있으며, 이러한 회로들에서 생성되는 전압으로 내부 회로들이 동작하게 된다.
이러한 회로에 공급되는 전압이 다른 부분의 영향을 받지 않고 안정되게 하는 것이 디커플링 캐패시터의 역할이다.
한편, 반도체 메모리 장치는 장시간 대기 상태에 있게 되면, 대기 상태에서 소모되는 불필요한 전력소모를 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워다운 모드(Deep Power Down Mode)를 포함한다.
이때, 반도체 메모리 장치가 딥 파워다운 모드에 진입하면 디커플링 캐패시터를 방전(discharge)시키는데, 반도체 메모리 장치가 딥 파워다운 모드에서 종료 후 다시 디커플링 캐패시터를 충전(charge)시키기 위해 많은 양의 전류를 소모하게 되는 문제점이 있다.
본 발명은 디커플링 캐패시터에 공급되는 전압을 제어하는 반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 전원전압 또는 내부전압을 공급받는 디커플링부; 및 딥 파워다운 모드 또는 파워 업 동작에서는 상기 전원전압을 출력하고, 노멀 모드에서 상기 내부전압을 출력하는 전압 출력부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 공급방법은 딥 파워다운 모드인지 판별하는 단계; 및 상기 딥 파워다운 모드이면 디커플링부에 전원전압을 공급하는 단계를 포함한다.
본 발명은 디커플링 캐패시터에 공급되는 전압을 제어함으로써, 반도체 메모리 장치의 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구체적인 회로도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 공급방법을 설명하기 위한 흐름도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 블록도이다.
반도체 메모리 장치(1)는 전압 출력부(100) 및 디커플링부(200)를 포함한다.
전압 출력부(100)는 제어부(110) 및 전압 스위치부(120)를 포함한다. 디커플링부(200)는 디커플링 캐패시터(decoupling capacitor, C)를 포함한다.
제어부(110)는 딥 파워다운 모드 신호(DPD) 및 파워 업 신호(PWR)를 입력받고 복수의 제어신호(CTR<0:1>)를 출력한다.
여기서, 딥 파워다운 모드 신호(DPD)는 반도체 메모리 장치(1)가 딥 파워다운 모드(Deep Power Down Mode)에 진입(entry)하면 인에이블되고, 반도체 메모리 장치(1) 딥 파워다운 모드에서 탈출(exit)하면 디스에이블되는 신호이다.
반도체 메모리 장치(1)는 딥 파워다운 모드에서 탈출하면 전원전압(VDD)을 이용하여 내부전압(VINT)을 생성한다. 이때, 파워 업 신호(PWR)는 전원전압(VDD)이 인가된 후 정해진 전압레벨(즉, 내부전압(VINT)) 까지는 전원전압(VDD)을 따라가면서 인에이블되고, 전원전압(VDD)이 내부전압(VINT) 이상으로 안정화되면 디스에이블되는 신호이다.
이와 같이, 파워 업 신호(PWR)가 인에이블되어 전원전압(VDD)을 내부전압(VINT) 레벨로 안정화시키는 동작을 파워 업 동작이라 한다.
본 발명의 실시예에서, 파워 업 신호(PWR)는 전원전압(VDD)이 내부전압(VINT)이하일 때는 로직 하이이고, 전원전압(VDD)이 내부전압(VINT) 이상이 되면 로직 로우로 천이되는 신호이다.
전압 스위치부(120)는 복수의 제어신호(CTR<0:1>)에 응답하여 전원전압(VDD) 또는 내부전압(VINT)을 디커플링부(200)에 공급한다.
상술한 바와 같이, 디커플링부(200)는 디커플링 커패시터(C)를 이용하여 전원 노이즈를 감소시키는 동작을 수행한다.
반도체 메모리 장치(1)가 딥 파워다운 모드에 진입하거나 파워 업 동작을 수행하면, 전압 출력부(100)는 전원전압(VDD)을 디커플링부(200)에 공급한다.
다음으로, 반도체 메모리 장치(1)가 딥 파워다운 모드를 탈출하고 파워 업 동작도 마치면, 전압 출력부(100)는 내부전압(VINT)을 디커플링부(200)에 공급한다.
즉, 전압 출력부(100)는 딥 파워다운 모드에 진입하면 디커플링부(200)를 디스차지(discharge)시키지 않고, 디커플링부(200)에 전원전압(VDD)을 공급한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 구체적인 회로도이다.
전압 출력부(100)는 제어부(110) 및 전압 스위치부(120)를 포함한다. 디커플링부(200)는 디커플링 캐패시터(decoupling capacitor, C)를 포함한다.
제어부(110)는 딥 파워다운 모드 신호(DPD) 및 파워 업 신호(PWR)를 논리 연산하여 제 1 제어신호(CTR<0>)로 출력하는 노아게이트(NR), 노아게이트(NR)의 출력 신호를 반전하여 제 2 제어신호(CTR<1>)로 출력하는 인버터(IV)를 포함한다.
전압 스위치부(120)는 내부전압(VINT)과 출력 노드(OUT) 사이에 연결되고 제 1 제어신호(CTR<0>)를 입력받는 제 1 트랜지스터(MN1) 및 전원전압(VDD)과 출력 노드(OUT) 사이에 연결되고 제 2 제어신호(CTR<1>))를 입력받는 제 2 트랜지스터(MN2)를 포함한다.
우선, 반도체 메모리 장치(1)가 딥 파워다운 모드에 진입할 때 동작을 설명하면 다음과 같다.
반도체 메모리 장치(1)가 딥 파워다운 모드에 진입하면 딥 파워다운 모드 신호(DPD)는 인에이블된다. 딥 파워다운 모드 신호(DPD)가 인에이블되면, 제어부(110)는 제 1 제어신호(CTR<0>)를 디스에이블시키고, 제 2 제어신호(CTR<1>)를 인에이블시킨다.
디스에이블된 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 오프(turn off)되어, 출력 노드(OUT)와 내부전압(VINT)사이를 차단한다.
또, 인에이블된 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 온(turn on)되어, 출력 노드(OUT)에 전원전압(VDD)을 출력한다.
반도체 메모리 장치(1)가 딥 파워다운 모드에 진입하면 딥 파워다운 모드 신호(DPD)는 로직 하이가 된다. 딥 파워다운 모드 신호(DPD)가 로직 하이가 되면, 제어부(110)는 제 1 제어신호(CTR<0>)를 로직 로우로 출력하고 제 2 제어신호(CTR<1>)는 로직 하이로 출력한다.
로직 로우의 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 오프(turn off)되어, 출력 노드(OUT)와 내부전압(VINT)사이를 차단한다.
또, 로직 하이의 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 온(turn on)되어, 출력 노드(OUT)에 전원전압(VDD)을 출력한다. 즉, 전압 출력부(100)는 딥 파워다운 모드에 진입하면 디커플링부(200)에 전원전압(VDD)을 공급한다.
다음으로, 반도체 메모리 장치(1)가 딥 파워다운 모드에서 탈출한 후 파워 업 동작을 수행하는 경우는 다음과 같다.
반도체 메모리 장치(1)가 딥 파워다운 모드에서 탈출한 후 파워 업 동작을 수행하면, 딥 파워다운 모드 신호(DPD)는 디스에이블되고, 파워 업 신호(PWR)는 인에이블된다. 딥 파워다운 모드 신호(DPD)는 디스에이블되고, 파워 업 신호(PWR)는 인에이블되면, 제어부(110)는 제 1 제어신호(CTR<0>)를 디스에이블시키고, 제 2 제어신호(CTR<1>)를 인에이블시킨다.
디스에이블된 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 오프(turn off)되어, 출력 노드(OUT)와 내부전압(VINT)사이를 차단한다.
또, 인에이블된 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 온(turn on)되어, 출력 노드(OUT)에 전원전압(VDD)을 출력한다.
반도체 메모리 장치(1)가 딥 파워다운 모드에서 탈출한 후 파워 업 동작을 수행하면 딥 파워다운 모드 신호(DPD)는 로직 로우가 되고, 파워 업 신호(PWR)는 로직 하이가 된다. 딥 파워다운 모드 신호(DPD)는 로직 로우가 되고, 파워 업 신호(PWR)는 로직 하이가 되면, 제어부(110)는 제 1 제어신호(CTR<0>)를 로직 로우로 출력하고 제 2 제어신호(CTR<1>)는 로직 하이로 출력한다.
로직 로우의 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 오프(turn off)되어, 출력 노드(OUT)와 내부전압(VINT)사이를 차단한다.
또, 로직 하이의 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 온(turn on)되어, 출력 노드(OUT)에 전원전압(VDD)을 출력한다. 즉, 딥 파워다운 모드에서 탈출한 후 파워 업 동작을 수행하는 경우, 전압 출력부(100)는 디커플링부(200)에 전원전압(VDD)을 공급한다.
다음으로, 반도체 메모리 장치(1)가 노멀 모드(normal mode)인 경우는 다음과 같다.
노멀 모드(normal mode) 즉, 딥 파워다운 모드도 아니고 파워 업 동작을 수행하지도 않는 경우, 딥 파워다운 모드(DPD) 및 파워 업 신호(PWR)는 디스에이블된다. 이때, 제어부(110)에서 출력되는 제 1 제어신호(CTR<0>)는 인에이블되고, 제 2 제어신호(CTR<1>)는 디스에이블된다.
인에이블된 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 온(turn on)되어, 출력 노드(OUT)에 내부전압(VINT)을 공급한다.
또, 디스에이블된 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 오프(turn off)되어, 출력 노드(OUT)와 전원전압(VDD) 사이를 차단한다.
노멀 모드(normal mode)에서, 딥 파워다운 모드(DPD) 및 파워 업 신호(PWR)는 로직 로우가 된다. 이때, 제어부(110)에서 출력되는 제 1 제어신호(CTR<0>)는 로직 하이가 되고, 제 2 제어신호(CTR<1>)는 로직 로우가 된다.
로직 하이의 제 1 제어신호(CTR<0>)가 제 1 트랜지스터(MN1)에 공급되면, 제 1 트랜지스터(MN1)는 턴 온(turn on)되어, 출력 노드(OUT)에 내부전압(VINT)을 공급한다.
또, 로직 로우의 제 2 제어신호(CTR<1>)가 제 2 트랜지스터(MN2)에 공급되면 제 2 트랜지스터(MM2)는 턴 오프(turn off)되어, 출력 노드(OUT)와 전원전압(VDD) 사이를 차단한다. 즉, 노멀 모드(normal mode)에서, 전압 출력부(100)는 디커플링부(200)에 내부전압(VINT)을 공급한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 전압 공급방법을 설명하는 흐름도이다.
도 1 내지 도 3을 참조하면, 제어부(110)는 딥 파워다운 모드인지 판별한다(S101). 딥 파워다운 모드이면(S101, YES), 전압 스위치부(120)는 디커플링부(200)에 전원전압(VDD)을 공급한다(S102).
딥 파워다운 모드에서 탈출하면(S101, NO), 제어부(110)는 파워 업 동작을 수행하는지 판별한다(S103). 파워 업 동작을 수행하면(S103, YES), 전압 스위치부 (120)는 디커플링부(200)에 전원전압(VDD)을 공급한다(S102).
파워 업 동작이 종료된 경우(즉, 노멀 모드인 경우)(S104, NO), 전압 스위치부 (120)는 디커플링부(200)에 내부전압(VINT)을 공급한다(S104).
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 전압 출력부 110: 제어부
120: 전압 스위치부 200: 디커플링부

Claims (14)

  1. 전원전압 또는 내부전압을 공급받는 디커플링부; 및
    딥 파워다운 모드 또는 파워 업 동작에서는 상기 전원전압을 출력하고, 노멀 모드에서 상기 내부전압을 출력하는 전압 출력부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 전압 출력부는
    딥 파워다운 모드 신호 및 파워 업 신호에 응답하여 상기 전원전압 또는 상기 내부전압을 출력하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 전압 출력부는
    상기 딥 파워다운 모드 신호 및 상기 파워 업 신호에 응답하여 제 1 제어신호 및 제 2 제어신호를 출력하는 제어부; 및
    상기 제 1 제어신호 및 상기 제 2 제어신호에 응답하여 상기 전원전압 또는 상기 내부전압을 출력하는 전압 스위치부를 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 전압 스위치부는
    상기 제 1 제어신호에 응답하여 상기 내부전압을 출력하는 제 1 트랜지스터; 및
    상기 제 2 제어신호에 응답하여 상기 전원전압을 출력하는 제 2 트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 딥 파워다운 모드 신호는
    상기 딥 파워다운 모드에 진입하면 인에이블되고 상기 딥 파워다운 모드를 탈출하면 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 파워 업 신호는
    상기 파워 업 동작 중에는 인에이블되고, 상기 파워 업 동작이 끝나면 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제어부는
    상기 딥 파워다운 모드 신호 및 상기 파워 업 신호 중 어느 한 신호가 인에이블되고, 다른 한 신호가 디스에이블되면, 상기 제 1 제어신호를 디스에이블시키고 상기 제 2 제어신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제어부는
    상기 딥 파워다운 모드 신호 및 상기 파워 업 신호가 디스에이블되면, 상기 제 1 제어신호를 인에이블시키고 상기 제 2 제어신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 전압 스위치부는
    디스에이블된 상기 제 1 제어신호 및 인에이블된 상기 제 2 제어신호에 응답하여 상기 전원전압을 출력하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 전압 스위치부는
    인에이블된 상기 제 1 제어신호 및 디스에이블된 상기 제 2 제어신호에 응답하여 상기 내부전압을 출력하는 반도체 메모리 장치.
  11. 딥 파워다운 모드인지 판별하는 단계; 및
    상기 딥 파워다운 모드이면 디커플링부에 전원전압을 공급하는 단계를 포함하는 반도체 메모리 장치의 전압 공급방법.
  12. 상기 제 11항에 있어서,
    상기 딥 파워다운 모드에서 탈출하면 파워 업 동작을 수행하는지 판단하는 단계를 더 포함하는 반도체 메모리 장치의 전압 공급방법.
  13. 제 12항에 있어서,
    상기 파워 업 동작을 수행하면 상기 디커플링부에 상기 전원전압을 공급하는 단계를 더 포함하는 반도체 메모리 장치의 전압 공급방법.
  14. 제 13항에 있어서,
    상기 파워 업 동작이 종료된 경우 상기 디커플링부에 내부전압을 공급하는 단계를 더 포함하는 반도체 메모리 장치의 전압 공급방법.
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* Cited by examiner, † Cited by third party
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KR20200131749A (ko) * 2019-05-13 2020-11-24 윈본드 일렉트로닉스 코포레이션 반도체 장치

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