KR100215351B1 - 가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치 - Google Patents

가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치 Download PDF

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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

비휘발성 반도체 메모리 장치에서, 비휘발성 계수기 (10)이 소거 동작의 수 (CNT)를 저장하기 위해 제공된다. 메모리 셀 (M00)에 따른 기록 동작의 시간 주기 (T1, T2)는 소거 동작의 수에 따라 변화된다. 또한, 메모리 셀(M00, M01,···)에 따른 소거 동작의 시간 주기 (T1', T2')는 소거 동작의 수에 따라 변화된다.

Description

가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치
도 1은 선행 기술의 비휘발성 반도체 메모리 장치를 나타내는 회로도.
도 2는 도 1의 제어 회로의 동작을 나타내는 흐름도.
도 3a 및 3b는 도 1의 제어 회로의 동작을 나타내는 타이밍도.
도 4는 기록 동작의 수와 기록 시간 주기 사이의 관계를 나타내는 그래프도.
도 5는 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예를 나타내는 회로도.
도 6, 7, 9, 11 및 13은 도 5의 제어 회로의 동작을 나타내는 흐름도.
도 8a, 8b, 8c, 10a, 10b, 10c, 12a, 12b, 12c, 14a, 14b 및 14c는 도 5의 제어 회로의 동작을 나타내는 타이밍도.
도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 배열 2 : 행 해독기
3 : 소스 회로 4 : 열 선택 회로
5 : 열 해독기 6 : 기록 증폭기
7 : 입력/출력 버퍼 8 : 검지 증폭기
9 : 제어 회로 l0 : 비휘발성 계수기
[발명의 목적]
본 발명은 비휘발성 반도체 메모리 장치, 보다 상세하게는 비휘발성 반도체 메모리 장치의 기록 동작 및(또는) 소거 동작의 개선에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
비휘발성 반도체 메모리 장치에서, 기록 동작은 장치가 인쇄 회로 기판상에 설치된 후 수행될 수 있다. 이러한 장치의 한 가지 전형적인 예는 데이터 저장이 백업 배터리 없이 가능하고, 고밀도로 집적된 장점을 갖는 플래쉬 메모리이다.
선행 기술의 비휘발성 메모리 장치에서, 기록 동작은 제한된 시간 주기 동안 선택된 메모리 셀 상에서 수행된다. 이어서, 기록 검증 동작은 메모리 셀의 임계 전압이 하한 값보다 더 큰지 여부를 측정하기 위해 선택된 메모리 셀 상에서 수행된다. 결과적으로, 선택된 메모리 셀의 임계 전압이 하한 값보다 더 크지 않은 경우, 기록 동작은 상기 시간 주기 동안 선택된 메모리 셀상에서 다시 수행된다. 이는 이후에 보다 상세히 설명할 것이다.
상기 선행 기술의 장치에서, 메모리 셀의 열화 (劣化)가 소정의 값을 초과하는 경우, 기록 시간은 즉각적으로 2배로 된다. 이는 겹쳐쓰기 동작을 유발할 수 있고, 추가로 메모리 셀의 열화를 증가시킨다. 또한, 기록 시간이 결국 증가된다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 목적은 비휘발성 반도체 메모리 장치에서 메모리 셀의 열화를 억제하는 것이다.
다른 목적은 비회발성 반도체 메모리 장치의 기록 시간 주기를 감소시키는 것이다.
또 다른 목적은 비휘발성 반도체 메모리 장치의 소거 시간 주기를 감소시키는 것이다.
본 발명에 따라, 비휘발성 반도체 메모리 장치에서, 비휘발성 중심이 소거 동작의 수를 저장하기 위해 제공된다. 메모리 셀에 따른 기록 동작의 시간 주기는 소거 동작의 수에 따라 변화된다. 또한, 메모리 셀에 따른 소거동작의 시간 주기는 소거 동작의 수에 따라 변화된다.
[발명의 구성 및 작용]
바람직한 실시예를 기재하기 전에, 선행 기술의 비휘발성 반도체 메모리 장치는 도 1, 2, 3 및 4를 참조하여 설명할 것이다.
[실시예]
선행 기술의 비휘발성 반도체 메모리 장치를 나타내는 도 1에서, 복수개의 워드 선 (WL0, WL1,···) 및 복수 개의 비트 선 (BL0, BLl,···)이 제공된다. 참조 번호 1은 각각 소스, 비트 선 (BL0, BL1,···)에 접속된 드레인,플로팅 게이트, 및 워드 선 (WL0, WL1,···) 중의 하나에 접속된 제어 게이트를 갖는 메모리 셀 (M00, M01,···)에 의해 형성된 메모리 셀 배열을 나타낸다.
행 해독기 (2)는 워드 선 (WL0, WL1,···) 중의 하나를 선택한다.
소스 회로 (3)은 메모리 셀 (M00, M01,‥·)의 모든 소스에 접속된다.
결과적으로, 소거 모드 중에, 소스에서 전압은 높아지게 된다 (=VPP). 그러나,기록 검증 동작 및 소거 검증 동작을 포함하는 기록/판독 모드 동안, 소스는 접지된다.
열 선택 회로 (4)는 각각 비트 선 (BL0, BL1,···) 중의 하나와 숫자 선(DL) 사이에 접속된 열 선택 트랜지스터 (QC0, QC1,···)에 의해 형성된다. 열선택 트랜지스터 (Q,C0, Q,C1,···) 중의 하나는 열 해독기 (5)에 의해 선택되며 턴온된다.
기록 증폭기 (6)은 입력/출력 버퍼 (7)로부터 입력 데이터를 수신하고, 이를 숫자 선 (DL)로 전송한다. 또한, 센스 증폭기 (8)은 숫자 선 (DL)에서 데이터를 검지하고, 이를 입력/츨력 버퍼 (7)로 전송한다. 기록 증폭기 및 센스 증폭기 (8)은 제어 회로 (9)에 접속된다. 제어 회로 (9)는 입력/출력 버퍼(7)로부터 제어 신호를 수신하여 전체 장치를 제어한다.
행 해독기 (2) 및 열 해독기 (5)는 제어 회로 (9)로부터 얻은 외부 어드레스 신호 (ADD1) 및 내부 어드레스 신호 (ADD2)에 의해 제어된다. 또한, 제어 회로 (9)는 전원 전압 (VPX) 및 (VPY)를 행 해독기 (2) 및 열 해독기 (5)에 각각 공급한다. 또한, 제어 회로 (9)는 소스 회로 (3)을 제어하기 위한 소거 신호 (ER)을 생성하고, 또한 기록 증폭기 (8)을 제어하기 위한 프로그램신호 (PG)를 생성한다.
도 1의 장치의 (M00) 등의 1개의 메모리 셀에 대한 기록 동작은 제어회로 (9)에 의해 수행되는 루틴인 도 2를 참조하여 이하 설명한다. 이러한 경우, 메모리 셀은 외부 어드레스 신호 (ADDl)에 의해 선택되는 것으로 추정된다.
먼저, 단계 201에서, 제어 회로 (9)는 프로그램 신호 (PG)를 생성하고, 전력 전압 (VPX) 및 (VPY)를 (VPP)로, 예를 들면 시간 주기 (Tl)에서 20V를 25V로 증가시킨다. 결과적으로, 기록 증폭기 (6)은 프로그램 신호 (PG)에 의해 활성화되고, 따라서, 높은 전압 (Vpp)가 열 선택 트랜지스터 (Qco)을 통해 메모리 셀 (M00)의 드레인으로 통과한다. 동시에, 높은 전압 (VPP)가 메모리 셀 (M00)의 제어 게이트에 인가된다. 이 경우, 소거 신호 (ER)은 낮고 (=GND), 소스 회로 (3)은 불활성화되므로, 메모리 셀 (M00)의 소스가 접지된다. 따라서, 기록 동작은 시간 주기 (T1) 동안 메모리 셀 (M00) 상에서 수행된다.
다음으로, 단계 (202)에서, 기록 검증 동작은 메모리 셀의 임계 전압이 전원 전압 (Vcc)와 동일하거나 또는 그보다 약간 더 큰 전압인 하한 값 (VL)보다 더 큰지 여부를 측정하기 위해 메모리 셀 (M00) 상에서 수행된다. 이 경우, 제어 회로 (9)는 프로그램 신호 (PG) 및 소거 신호 (ER)을 불활성화시킨다. 또한, 이는 전원 전압 (Vpx)를 (VL)로 증가시키고, 전원 전압 (VPY)를 (Vcc)로, 예를 들면 5V로 증가시킨다. 따라서, 판독 동작은 임계 전압 (VL)을 사용함으로써 메모리 셀 (M00) 상에서 수행되고, 센스 증폭기 (8)로부터 얻은 판독 데이터가 0인지 여부, 즉, 기록 동작이 완료되었는지 여부를 측정하고, 그에 따라 기록 검증 동작을 수행한다. 판독 데이터가 0인 경우에만, 단계 (203)으로 제어가 진행되고, 따라서, 도 2의 루틴이 완료된다. 이와 달리, 단계 (201)에서 제어가 반복된다. 여기서, 이러한 기록 검증 동작은 시간주기 (T0)에 대해 수행되는 것으로 추정된다.
도 3a에 나타낸 바와 같이, 기록 검증 동작의 수가 1인 경우, 메모리셀 (M00) 상의 기록 동작의 시간 주기는
T1 + T0 (1)이다.
또한, 도 3b에 나타낸 바와 같이, 기록 검증 동작의 수는 2이고, 메모리 셀(M00) 상의 기록 동작의 시간은
(T1 + T0) + (T1 + T0) = 2·(T1 + T0) (2)이다.
일반적으로, 소거 동작을 포함하는 기록 동작의 수가 메모리 셀의 셀 트랜지스터에 스트레스를 부여하도록 증가될 때, 셀 트랜지스터는 열화된다.
결과적으로, 도 4에 나타낸 바와 같이, 기록 동작 (소거 동작)의 수가 증가될 때, 보다 긴 기록 시간 주기가 요구된다. 이러한 경우에, 메모리 셀의 셀 트랜지스터가 점차로 열화되기 때문에, 기록 시간 주기는 점진적으로 증가된다.
도 2에 나타낸 바의 흐름도를 사용하는 도 1의 장치에서, 메모리 셀의 열화가 소정의 값을 초과하는 경우, 기록 시간 주기는 (T1+T0)으로부터 2·(T1+T0)로 갑자기 증가된다. 이는 겹쳐쓰기 동작을 유발할 수 있으며, 추가로 메모리 셀의 열화를 증가시킨다. 또한, 기록 시간 주기가 증가된다.
본 발명의 실시예를 나타내는 도 5에서, 비휘발성 계수기 (10)이 도 1의 소자에 추가된다. 비휘발성 계수기 (10)은 평균 메모리 셀에 대한 기록 동작의 수를 간접적으로 나타내는 플래쉬 소거 동작의 수를 계수한다.
비휘발성 계수기 (10)의 내용 (CNT)는 역시 제어 회로 (9)에 의해 수행되는 도 6에 나타낸 바의 루틴에 의해 재생된다. 비휘발성 계수기 (10)의 내용 (CNT)는 적재 (shipping) 전에 클리어된다.
먼저, 단계 (601)에서, 중복 삭제 동작을 피하기 위한 프로그래밍 또는 기록 동작은 모든 메모리 셀 (M00, M01,···) 상에서 수행된다. 즉,
PG = Vcc
ER = GND
VPX= VPY= VPP
또한, 데이터 0이 기록 증폭기 (6)에 공급된다. 이러한 상태에서, 내부 어드레스 신호 (ADD2)에 의해 제한된 어드레스가 순차로 증가된다. 결과적으로, 모든 메모리 셀의 임계 전압이 높아진다.
다음으로, 단계 (602)에서, 플래쉬 소거 동작은 모든 메모리 셀 (M00,M01,···) 상에서 수행된다. 즉,
PG = GND
ER = Vcc
VPX= VPY= GND
결과적으로, 높은 전원 전력 (VPP)가 메모리 셀 (M00, M0l,···)의 모든 소스에 인가되는 한편, 모든 워드 선 (WL0,WL1,···)이 접지된다. 따라서, 모든 메모리 셀의 임계 전압은 낮아진다.
다음으로, 단계 (603)에서, 소거 검증 동작은 메모리 셀의 임계 전압이 판독 전압 (VR)보다 약간 더 큰 상한 값 (VU), 예를 들면 2.5V보다 더 작은지 여부를 측정하기 위해 모든 메모리 셀 상에서 수행된다. 즉,
PG = GND
ER = GND
Vpx = VU
VPY= VCC
이러한 상태에서, 내부 어드레스 신호 (ADD2)에 의해 제한된 어드레스가 순차로 증가되며, 센스 증폭기 (8)로부터 얻은 판독 데이터가 1인지 여부를 측정하며, 그에 따라, 소거 검증 동작이 수행된다. 모든 판독 데이터가 1인 경우에만 단계 (604)로 제어가 진행되고, 그에 따라 도 6의 루틴이 완료된다. 이와 달리, 단계 (603)에서 제어는 단계 (605)로 진행된다.
단계 (605)에서, 비휘발성 계수기 (10)의 내용 (CNT)는 +1씩 증가된다.
이어서, 단계 (606)에서, 비휘발성 계수기 (10)의 내용 (CNT)가 최대값(MAX)보다 더 큰지 여부가 측정된다. CNT≤N4AX인 경우, 단계 (602) 및 (603)에서 제어가 반복된다. 이와 달리, 제어가 단계 (607)로 진행되고, 따라서 도 6의 루틴이 완료된다.
도 5의 제어 회로 (9)의 기록 동작을 나타내는 도 7에서, 단계 (701) 및 (702)가 도 2의 단계들에 추가된다.
먼저, 단계 (701)에서, 비휘발성 계수기 (10)의 내용 (CNT)가 소정의 값 (CNT0)에 도달하였는지 여부가 측정된다. 결과적으로, CNT≤CNT0인 경우, 제어가 단계 (201)로 진행된다. 한편, CNTCNT0인 경우, 제어는 단계(702)로 진행된다.
단계 (201)에서,(M00) 등의 메모리 셀 상의 기록 동작은 시간 주기(Tl)에 대해 수행된다. 반대로, 단계 (702)에서,(M00) 등의 메모리 셀 상의 기록 동작은 하기 조건을 만족시키는 시간 주기 (T2)에 대해 수행된다 :
T1 T2 2·Tl
또한, 단계 (202)에서 기록 검증 동작이 실패하는 경우, 제어는 도 2에서와 동일한 방식으로 단계 (201)로 진행된다.
도 8a에 나타낸 바와 같이, 기록 검증 동작의 수가 1인 경우, 메모리 셀 (M00) 상의 기록 동작의 시간 주기는
Tl + T0 (3)이다.
이러한 시간 주기는 도 3a에 나타낸 바와 동일하다 (식 (1) 참조).
한편, 도 8b에 나타낸 바와 같이, 기록 검증 동작의 수가 2인 경우, 메모리 셀 (M00) 상의 기록 동작의 시간 주기는
T2 + T0 (4)이다.
이러한 시간 주기는 도 8c에 다시 나타낸 도 3b의 그것보다 더 작다 (식 (2) 참조). 예를 들면,
(T2 + T0)/(T1 + T0) ≒ 1.3
CNTO가 적절한 경우, 기록 검증 동작의 수가 드물게 3 이상임에 주의한다.
따라서, 도 7의 기록 동작 루틴에 따라, 심지어 메모리 셀의 열화가 진전될 때, 기록 시간 주기의 증가가 작아지므로, 겹쳐쓰기 동작을 피할 수 있다. 이는 메모리 셀의 열화를 억제한다. 또한, 기록 시간 주기가 결과적으로 감소된다.
도 7의 루틴의 변형인 도 9에서, 단계 (901)이 도 7의 단계들에 추가된다. 즉, 기록 검증 동작이 단계 (202)에서 실패하는 경우, 제어는 다음을 만족시키는 시간 주기 (T3) 동안 (M00) 등의 메모리 셀 상에서 기록 동작을 수행하는 단계 (901)로 진행된다 :
T3 T1
이어서, 제어는 단계 (202)로 복귀된다.
도 l0a에 나타낸 바와 같이, 기록 검증 동작의 수가 1인 경우, 메모리 셀 (M00) 상의 기록 동작의 시간 주기는
T1 + T0 (5)이다.
이러한 시간 주기는 도 3a에 나타낸 바와 동일하다 (식 (1) 참조).
한편, 도 10b에 나타낸 바와 같이, 기록 동작의 수가 2인 경우, 메모리 셀 (M00) 상의 기록 동작의 시간 주기는
T2 + T0 + T3 + T0 (6)이다.
이러한 시간 주기는 도 7의 루틴을 수행함으로써 얻는 도 10c의 그것보다 더 작다.
따라서, 도 9의 기록 동작 루틴에 따라, 심지어 메모리 셀의 열화가 진전될 때, 2 기록 동작이 메모리 셀 상에서 수행되고, 기록 시간 주기의 증가가 적으므로, 겹쳐쓰기 동작을 피할 수 있다. 이는 추가로 메모리 셀의 열화를 억제한다. 또한, 기록 시간 주기가 결과적으로 감소된다.
도 7에 나타낸 바의 제어가 역시 제어 회로 (9)에 의해 수행되는 루틴인 도 11에 나타낸 바의 플래쉬 소거 동작에 적용된다. 비휘발성 계수기 (10)의 내용 (CNT)는 적재 전에 클리어됨에 주의한다.
먼저, 단계 (1101)에서, 중복-소거 동작을 피하기 위한 프로그래밍 또는 기록 동작은 모든 메모리 셀 (M00, M01,···) 상에서 수행된다. 즉,
PG = Vcc
ER = GND
VPX= VPY= VPP
또한, 데이터 0이 기록 증폭기 (6)에 공급된다. 이러한 상태에서, 내부 어드레스 신호 (ADD2)에 의해 제한된 어드레스가 순차로 증가된다. 결과적으로, 모든 메모리 셀의 임계 전압이 높아진다.
다음으로, 단계 (1102) 서, 비휘발성 계수기 (10)의 내용 (CNT)가 소정의 값 (CNT0)에 도달하였는지 여부를 측정한다. 결과적으로, CNT ≤ CNT0인 경우, 제어는 단계 (1103)으로 진행된다. 한편, CNT CNT0인 경우, 제어는 단계 (1104)로 진행된다.
단계 (1103)에서, 모든 메모리 셀 상의 플래쉬 소거 동작은 시간 주기(T1') 동안 수행된다. 그러나, 단계 (1104)에서, 모든 메모리 셀 상의 플래쉬 소거 동작은 다음 조건을 만족시키는 시간 주기 (T2') 동안 수행된다 :
T1' T2' 2·T1'
단계 (1103) 및 (1104)에서 플래쉬 소거 동작은 다음 조건으로 수행됨에 주의한다 :
PG = GND
ER = Vcc
VPX= VPY= GND
결과적으로, 높은 전원 전력 (Vpp)가 메모리 셀 (M00, M01,···)의 모든 소스에 인가되는 한편, 모든 워드 선 (WL0, WL1,···)이 접지된다. 따라서, 모든 메모리 셀의 임계 전압은 낮아진다.
다음으로, 단계 (1105)에서, 소거 검증 동작은 메모리 셀의 임계 전압이 상한 값 (VU)보다 더 작은지 여부를 측정하기 위해 모든 메모리 셀 상에서 수행된다.즉,
PG = GND
ER = GND
Vpx = VU
VPY= VCC
이러한 상태에서, 내부 어드레스 신호 (ADD2)에 의해 제한된 어드레스가 순차로 증가되며, 센스 증폭기 (8)로부터 얻은 판독 데이터가 1인지 여부를 측정하며, 그에 따라, 소거 검증 동작이 수행된다. 모든 판독 데이터가 1인 경우에만 단계 (1106)으로 제어가 진행되고, 그에 따라 도 11의 루틴이 완료된다. 이와 달리, 단계 (1105)에서 제어는 단계 (1107)로 진행된다. 여기서, 이러한 소거 동작은 시간 주기 (T0') 동안 수행되는 것으로 추정된다.
단계 (1107)에서, 비휘발성 계수기 (l0)의 내용 (CNT)는 +1씩 증가되고, 비휘발성 계수기 (10)의 내용 (CNT)가 최대값 (MAX)보다 더 큰지 여부가 측정된다. CNT≤MAX인 경우, 단계 (1103) 및 (1105)에서 제어가 반복된다. 이와 달리, 제어가 단계 (1109)로 진행되고, 따라서 도 11의 루틴이 완료된다.
도 12a에 나타낸 바와 같이, 소거 검증 동작의 수가 1인 경우, 플래쉬 소거 동작의 시간 주기는
T1' + T0' (7)이다.
이러한 시간 주기는 선행 기술에서와 동일하다
한편, 도 12b에 나타낸 바와 같이, 기록 검증 동작의 수가 2인 경우, 플래쉬 소거 동작의 시간 주기는
T2' + T0' (8)이다.
이러한 시간 주기는 도 12c에 나타낸 바의 선행 기술의 그것보다 더 작다.
예를 들면,
(T2' + T0')/(T1' + T0') ≒ 1.3
CNTO가 적절한 경우, 소거 검증 동작의 수가 드물게 3 이상임에 주의한다.
따라서, 도 11의 플래쉬 소거 동작 루틴에 따라, 심지어 메모리 셀의 열화가 진전될 때, 플래쉬 소거 시간의 증가가 작아지므로, 겹쳐쓰기 동작을 피할 수 있다. 이는 메모리 셀의 열화를 억제한다. 또한, 기록 시간 주기가 결과적으로 감소된다.
도 11의 루틴의 변형인 도 13에서, 단계 (1301)이 도 11의 단계들에 추가된다. 즉, 소거 검증 동작이 단계 (1105)에서 실패하는 경우, 제어는 다음을 만족시키는 시간 주기 (T3') 동안 모든 메모리 셀 상에서 플래쉬 소거 동작을 수행하는 단계 (1301)로 진행된다 :
T3' T1'
이어서, 제어는 단계 (1105)로 복귀된다.
도 14a에 나타낸 바와 같이, 소거 검증 동작의 수가 1인 경우, 소거 동작의 시간 주기는
T1' + T0' (9)이다.
이러한 시간 주기는 도 12a에 나타낸 바와 동일하다 (식 (7) 참조).
한편, 도 14b에 나타낸 바와 같이, 소거 검증 동작의 수가 2인 경우, 소거 동작의 시간 주기는
T2' + T0' + T3' + T0' (10)이다.
이러한 시간 주기는 도 11의 루틴을 수행함으로써 얻는 도 14c의 그것보다 더 작다.
따라서, 도 13의 소거 동작 루틴에 따라, 심지어 메모리 셀의 열화가 진전될 때, 2 소거 동작이 메모리 셀 상에서 수행되고, 소거 시간의 증가가 적으므로, 겹쳐쓰기 동작을 피할 수 있다. 이는 추가로 메모리 셀의 열화를 억제한다. 또한, 소거 시간 주기가 결과적으로 감소된다.
상기 실시예는 플래쉬 타입 비휘발성 반도체 장치에 관한 것이지만, 본 발명은 자외선 소거형 반도체 메모리 장치에 적용될 수 있다.
상기 설명한 바와 같이, 본 발명에 따라 메모리 셀의 열화가 억제될 수 있으며, 기록 시간 주기 및 소거 시간 주기가 감소될 수 있다.

Claims (10)

  1. 소거 동작의 수 (CNT)를 저장하기 위한 비휘발성 계수기 (10); 및 상기 비휘발성 계수기 내에 저장된 소거 동작의 수에 따라 변화된 시간 주기 동안 메모리 셀 (M00) 상에서 기록 동작을 수행하기 위한 수단을 포함하는 비휘발성 반도체 메모리 장치.
  2. 소거 동작의 수 (CNT)를 저장하기 위한 비휘발성 계수기 (10); 상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 특정 값 (CNTO)에 도달하였는지 여부를 측정하기 위한 수단; 상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 상기 특정 값에 도달하기 전에, 제1 시간 주기 (T1) 동안 메모리 셀 (M00) 상에서 제1 기록동작을 수행하기 위한 수단; 및 상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 상기 특정 값에 도달한 후에, 제2 시간 주기 (T2) 동안 상기 메모리 셀 상에서 제2 기록 동작을 수행하기 위한 수단을 포함하고, 상기 제2 시간 주기는 상기 제1 시간 주기보다 더 큰 비휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 기록 동작 중의 하나가 완료된 후에, 상기 메모리 셀의 임계 전압이 하한 값 (VL)보다 더 큰지 여부를 검증하기 위해 상기 메모리 셀 상에서 기록 검증 동작을 수행하기 위한 수단; 및 상기 메모리 셀의 임계 전압이 상기 하한 값보다 더 크지 않을 때, 상기 제1 기록 동작 및 상기 기록 검증 동작을 반복하기 위한 수단을 추가로 포함하는 장치.
  4. 제2항에 있어서, 상기 제1 및 제2 기록 동작 중의 하나가 완료된 후에, 상기 메모리 셀의 임계 전압이 하한 값 (VL)보다 더 큰지 여부를 검증하기 위해 상기 메모리 셀 상에서 기록 검증 동작을 수행하기 위한 수단; 상기 메모리 셀의 임계 전압이 상기 하한 값보다 더 크지 않을 때, 상기 제1 시간 주기보다 더 작은 제3 시간 주기 (T3) 동안 상기 메모리 셀 상에서 제3 기록 동작을 수행하기 위한 수단; 및 상기 제3 기록 동작이 완료된 후, 상기 기록 검증 동작을 반복하기 위한 수단을 추가로 포함하는 장치.
  5. 소거 동작의 수 (CNT)를 저장하기 위한 비휘발성 계수기 (10); 및 상기 비휘발성 계수기 내에 저장된 소거 동작의 수에 따라 변화된 시간 주기 동안 메모리 셀 (M00, M01,…) 상에서 소거 동작을 수행하기 위한 수단을 포함하는 비휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 소거 동작이 상기 메모리 셀 상에서 수행되기 전에, 상기 메모리 셀 상에서 프로그래밍 동작을 수행하기 위한 수단을 추가로 포함하는 장치.
  7. 소거 동작의 수 (CNT)를 저장하기 위한 비휘발성 계수기 (10); 및
    상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 특정 값 (CNTO)에 도달하였는지 여부를 측정하기 위한 수단; 상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 상기 특정 값에 도달하기 전에, 제1 시간 주기 (T1') 동안 메모리 셀 (M00, M01,···) 상에서 제1 소거 동작을 수행하기 위한 수단; 및 상기 비휘발성 계수기 내에 저장된 소거 동작의 수가 상기 특정 값에 도달한 후에, 제2 시간 주기 (T2') 동안 상기 메모리 셀 상에서 제2 소거 동작을 수행하기 위한 수단을 포함하고, 상기 제2 시간 주기는 상기 제1 시간 주기보다 더 큰 비휘발성 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 소거 동작이 상기 메모리 셀 상에서 수행되기 전에, 상기 메모리 셀 상에서 프로그래밍 동작을 수행하기 위한 수단을 추가로 포함하는 장치.
  9. 제7항에 있어서, 상기 제1 및 제2 소거 동작 중의 하나가 완료된 후에, 상기 메모리 셀의 임계 전압이 상한 값 (VU)보다 더 작은지 여부를 검증하기 위해 상기 메모리 셀 상에서 소거 검증 동작을 수행하기 위한 수단; 및 상기 메모리 셀의 임계 전압 중의 적어도 하나가 상기 상한 값보다 더 작지 않을 때, 상기 제1 소거 동작 및 상기 소거 검증 동작을 반복하기 위한 수단을 추가로 포함하는 장치.
  10. 제7항에 있어서, 상기 제1 및 제2 기록 동작 중의 하나가 완료된 후에, 상기 메모리 셀의 임계 전압이 상한 값 (VU)보다 더 큰지 여부를 검증하기 위해 상기 메모리 셀 상에서 소거 검증 동작을 수행하기 위한 수단; 상기 메모리 셀의 임계 전압 중의 적어도 하나가 상기 상한 값보다 더 작지 않을 때, 상기 제1 시간 주기보다 더 작은 제3 시간 주기 (T3') 동안 상기 메모리 셀 상에서 제3 소거 동작을 수행하기 위한 수단; 및
    상기 제3 소거 동작이 완료된 후, 상기 소거 검증 동작을 반복하기 위한 수단을 추가로 포함하는 장치.
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