JPH03250496A - 電気的書込み消去可能な不揮発性半導体記憶装置 - Google Patents
電気的書込み消去可能な不揮発性半導体記憶装置Info
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- JPH03250496A JPH03250496A JP2047688A JP4768890A JPH03250496A JP H03250496 A JPH03250496 A JP H03250496A JP 2047688 A JP2047688 A JP 2047688A JP 4768890 A JP4768890 A JP 4768890A JP H03250496 A JPH03250496 A JP H03250496A
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- JP
- Japan
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- rewriting
- circuit
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- rewrite
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的書込み消去可能な不揮発性半導体記憶装
置に関し、特に複数回のデータの書換えができる電気的
書込み消去可能な不揮発性半導体記憶装置に関するもの
である。
置に関し、特に複数回のデータの書換えができる電気的
書込み消去可能な不揮発性半導体記憶装置に関するもの
である。
従来、この種の電気的書込み消去可能な不揮発性半導体
記憶装置は、第３図に示すように、クロック発生回路９
とクロック分周回路ｌＯとによって生成されるタイばン
グ信号によって決定される書換え時間によりプログラム
回路８Ａでメモリセル部ｌに対するデータの書換え制御
を行っていた。
記憶装置は、第３図に示すように、クロック発生回路９
とクロック分周回路ｌＯとによって生成されるタイばン
グ信号によって決定される書換え時間によりプログラム
回路８Ａでメモリセル部ｌに対するデータの書換え制御
を行っていた。
従って書換え時間は常に一定であった。
上述した従来の電気的書込み消去可能な不揮発性半導体
記憶装置は、暫換え時間が常に一定であるので、通常、
書換えを繰り返すと、書込まれたメモリセルと消去され
たメモリセルとのしきい値の差の縮少が生じるため、読
出したときの電圧の差が小さくなり、読出しデータが不
安定になると共に出力波形にノイズがあられれやすくな
るという欠点を有する。また、書込み、消去が次第に浅
くなってくるため、データ保持力が劣化するという欠点
を有する。
記憶装置は、暫換え時間が常に一定であるので、通常、
書換えを繰り返すと、書込まれたメモリセルと消去され
たメモリセルとのしきい値の差の縮少が生じるため、読
出したときの電圧の差が小さくなり、読出しデータが不
安定になると共に出力波形にノイズがあられれやすくな
るという欠点を有する。また、書込み、消去が次第に浅
くなってくるため、データ保持力が劣化するという欠点
を有する。
本発明の目的は、書換え回数が多くなっても書込み、消
去を適正な深さで行うことができ、従ってノイズをおさ
えて安定した読出しが可能となり、かつデータ保持力の
劣化を防止することができる電気的書込み消去可能な不
揮発性半導体記憶装置を提供することにある。
去を適正な深さで行うことができ、従ってノイズをおさ
えて安定した読出しが可能となり、かつデータ保持力の
劣化を防止することができる電気的書込み消去可能な不
揮発性半導体記憶装置を提供することにある。
本発明の電気的書込み消去可能な不揮発性半導体記憶装
置は、データを電気的に書込み、消去できる不揮発性の
メモリセル部と、このメモリセル部に対するデータの書
換え回数を記憶する書換え回数記憶部と、書換え回数に
対する書換え時間データ、を記憶する書換え時間記憶部
と、データ書換え時に、前記書換え回数記憶部に記憶さ
れている書換え回数を読出してこの読出された書換え回
数に対応する書換え時間データを前記書換え時間記憶部
から読出す読出し回路と、この読出し回路から読出され
た書換え時間データに従りて書換え時間を設定する書換
え時間設定回路と、この書換え時間設定回路により設定
された書換え時間に従って前記メモリセル部に対するデ
ータの書換え制御を行うプログラム回路とを有している
。
置は、データを電気的に書込み、消去できる不揮発性の
メモリセル部と、このメモリセル部に対するデータの書
換え回数を記憶する書換え回数記憶部と、書換え回数に
対する書換え時間データ、を記憶する書換え時間記憶部
と、データ書換え時に、前記書換え回数記憶部に記憶さ
れている書換え回数を読出してこの読出された書換え回
数に対応する書換え時間データを前記書換え時間記憶部
から読出す読出し回路と、この読出し回路から読出され
た書換え時間データに従りて書換え時間を設定する書換
え時間設定回路と、この書換え時間設定回路により設定
された書換え時間に従って前記メモリセル部に対するデ
ータの書換え制御を行うプログラム回路とを有している
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、プログラム回路８の制御のもとに、アド
レスラッチ回路２にラッチされたアドレス信号ＡＤのア
ドレスのデータを消去し、このアドレスにデータラッチ
回路３にラッチされたデータＤＴを書込む電気的に書込
み、消去可能な不揮発性のメモリセル部１と、このメモ
リセル部１に対するデータの書換え回数を記憶する書換
え回数記憶部４と、書換え回数に対する書換え時間デー
タを記憶する書換え時間記憶部５と、書換え回数記憶部
４に記憶されている書換え回数を読出しこの読出された
書換え回数に対応する書換え時間データを書換え時間記
憶部５から読出す読出し回路６と、クロックパルスを発
生するクロック発生回路９と、このクロック発生回路９
からのクロックパルスを分周するクロック分周回路１０
と、ＡＮｌｏの出力信号と読出し回路６からの書換え時
間データとを入力し、この誉換え時間データと対応する
書換え時間信号を出力する書換え時間設定回路７と、こ
の書換え時間設定回路７の出力する書換え時間信号に従
ってメモリセル部１に対するデータの消去、書込みを制
御すると共に各部の動作を制御するプログラム回路８と
を有する構成となっている。
レスラッチ回路２にラッチされたアドレス信号ＡＤのア
ドレスのデータを消去し、このアドレスにデータラッチ
回路３にラッチされたデータＤＴを書込む電気的に書込
み、消去可能な不揮発性のメモリセル部１と、このメモ
リセル部１に対するデータの書換え回数を記憶する書換
え回数記憶部４と、書換え回数に対する書換え時間デー
タを記憶する書換え時間記憶部５と、書換え回数記憶部
４に記憶されている書換え回数を読出しこの読出された
書換え回数に対応する書換え時間データを書換え時間記
憶部５から読出す読出し回路６と、クロックパルスを発
生するクロック発生回路９と、このクロック発生回路９
からのクロックパルスを分周するクロック分周回路１０
と、ＡＮｌｏの出力信号と読出し回路６からの書換え時
間データとを入力し、この誉換え時間データと対応する
書換え時間信号を出力する書換え時間設定回路７と、こ
の書換え時間設定回路７の出力する書換え時間信号に従
ってメモリセル部１に対するデータの消去、書込みを制
御すると共に各部の動作を制御するプログラム回路８と
を有する構成となっている。
書換え時間データは２進数で表わされ、またクロック発
生回路１０の出力は各フリップフロップ１１Ａ−１１０
かう低レベル→高しベル→低しベル→高レベルというよ
うに順次出力される。
生回路１０の出力は各フリップフロップ１１Ａ−１１０
かう低レベル→高しベル→低しベル→高レベルというよ
うに順次出力される。
書換えを行なう時は、まず読出し回路６で書換え回数記
憶部４に記憶されている現時点での書換え回数を読出す
。その情報からプログラム回路８によって書換え時間記
憶部５の書換え回数に対応した書換え時間データが書込
まれているアドレスを選択し、読出し回路６を通して２
進数化された書換え時間データが書換え時間設定回路７
内の２人力のＥＸＮＯ几ゲートＧ２〜ＯＳの片方の入力
となる。
憶部４に記憶されている現時点での書換え回数を読出す
。その情報からプログラム回路８によって書換え時間記
憶部５の書換え回数に対応した書換え時間データが書込
まれているアドレスを選択し、読出し回路６を通して２
進数化された書換え時間データが書換え時間設定回路７
内の２人力のＥＸＮＯ几ゲートＧ２〜ＯＳの片方の入力
となる。
クロック発生回路９で生成したクロックパルスはクロッ
ク分周回路１０で次々に分周されるが、クロック分周回
路１０の各出力を高レベルを１、低レベルを０と見れば
、一種の２進数とみること０２〜Ｇ５のもう片方の入力
とすれば、両方の入力レベルとなる。
ク分周回路１０で次々に分周されるが、クロック分周回
路１０の各出力を高レベルを１、低レベルを０と見れば
、一種の２進数とみること０２〜Ｇ５のもう片方の入力
とすれば、両方の入力レベルとなる。
これらの出力は多入力のＡ Ｎ Ｊ）ゲートＧｌに入力
され、すべての桁においてレベルが一致した時、すなわ
ち設定したい時間になるとＡＮＤゲー） Ｏｒの出力が
高レベルとなり、消去サイクルを終了させる。
され、すべての桁においてレベルが一致した時、すなわ
ち設定したい時間になるとＡＮＤゲー） Ｏｒの出力が
高レベルとなり、消去サイクルを終了させる。
同様の動作をもう１度くり返すことによって同じ時間で
書込みを行い、書換え回数記憶部４の今までの書換え回
数に１を加え書換え回数を更新する。
書込みを行い、書換え回数記憶部４の今までの書換え回
数に１を加え書換え回数を更新する。
以上の様な動作によって、メモリセル部１のデータの消
去、書込みの時間を書換え回数にあわせて設定すること
ができ、従って、消去、書込みを適正な深さで行うこと
ができる。
去、書込みの時間を書換え回数にあわせて設定すること
ができ、従って、消去、書込みを適正な深さで行うこと
ができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、書換え時間記憶部を消去時間記憶部５Ａ
及び書込み時間記憶部５Ｂｌに分割し、書換え時間が消
去時間と書込み時間とにより設定できるようにしたもの
である。
及び書込み時間記憶部５Ｂｌに分割し、書換え時間が消
去時間と書込み時間とにより設定できるようにしたもの
である。
この実施例では、消去時間と書込み時間とが別々に設定
できるので、消去、書込みのどちらか浅い方だけ時間を
長くするようにすればよく、メモリセル部ｌに過剰なス
トレスがかかるのを防ぐことができるという利点がある
。
できるので、消去、書込みのどちらか浅い方だけ時間を
長くするようにすればよく、メモリセル部ｌに過剰なス
トレスがかかるのを防ぐことができるという利点がある
。
また消去時間記憶部５ Ａ ｒ書込み時間記憶部５Ｂを
自由に書き換えができる不揮発性メモリセルで構成すれ
ば、拡散条件が変わった場合でも最適な消去、書込み時
間にすることができるという利点がある。
自由に書き換えができる不揮発性メモリセルで構成すれ
ば、拡散条件が変わった場合でも最適な消去、書込み時
間にすることができるという利点がある。
以上説明したように本発明は、メモリセル部の書換え回
数に応じて書換え時間を設定する構成とすることにより
、書換え回数が多くなっても各書換え回数に対して適正
な深さの書込み、消去が行なえるため、安定した読出し
ができて出力波形に乗るノイズもおさえることができ、
かつデータ保持力の劣化を防止することができる効果が
ある。
数に応じて書換え時間を設定する構成とすることにより
、書換え回数が多くなっても各書換え回数に対して適正
な深さの書込み、消去が行なえるため、安定した読出し
ができて出力波形に乗るノイズもおさえることができ、
かつデータ保持力の劣化を防止することができる効果が
ある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図は従来の電気的書込み消
去可能な不揮発性半導体記憶装置の一例を示すブロック
図である。 ■・・・・・・メモリセル部、２・・・・・・アドレス
ラッチ回路、３パ・・・・データラッチ回路、４・・・
・・・書換え回数記憶部、５・・・・・・書換え時間記
憶部、５Ａ・・・・・・消去時間記憶部、５Ｂ・・・・
・・書込み時間記憶部、６・・・・・・読出し回路、７
・・・・・・書換え時間設定回路、８，８人・・・・・
・プログラム回路、９・・・・・・クロック発生回路、
工０・・・・・・クロック分周回路、Ｉ Ｉ Ａ −１
１Ｄ−＝°°フリップ７０ツブ、Ｇ１・・・・・・ＡＮ
Ｄゲート、０２〜Ｇ、・・・・・・ＥＸＮＯ几ゲー上ゲ ート人 弁理士 内 原 晋
施例を示すブロック図、第３図は従来の電気的書込み消
去可能な不揮発性半導体記憶装置の一例を示すブロック
図である。 ■・・・・・・メモリセル部、２・・・・・・アドレス
ラッチ回路、３パ・・・・データラッチ回路、４・・・
・・・書換え回数記憶部、５・・・・・・書換え時間記
憶部、５Ａ・・・・・・消去時間記憶部、５Ｂ・・・・
・・書込み時間記憶部、６・・・・・・読出し回路、７
・・・・・・書換え時間設定回路、８，８人・・・・・
・プログラム回路、９・・・・・・クロック発生回路、
工０・・・・・・クロック分周回路、Ｉ Ｉ Ａ −１
１Ｄ−＝°°フリップ７０ツブ、Ｇ１・・・・・・ＡＮ
Ｄゲート、０２〜Ｇ、・・・・・・ＥＸＮＯ几ゲー上ゲ ート人 弁理士 内 原 晋
Claims (1)
- データを電気的に書込み、消去できる不揮発性のメモリ
セル部と、このメモリセル部に対するデータの書換え回
数を記憶する書換え回数記憶部と、書換え回数に対する
書換え時間データを記憶する書換え時間記憶部と、デー
タ書換え時に、前記書換え回数記憶部に記憶されている
書換え回数を読出してこの読出された書換え回数に対応
する書換え時間データを前記書換え時間記憶部から読出
す読出し回路と、この読出し回路から読出された書換え
時間データに従って書換え時間を設定する書換え時間設
定回路と、この書換え時間設定回路により設定された書
換え時間に従って前記メモリセル部に対するデータの書
換え制御を行うプログラム回路とを有することを特徴と
する電気的書込み消去可能な不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047688A JPH03250496A (ja) | 1990-02-27 | 1990-02-27 | 電気的書込み消去可能な不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047688A JPH03250496A (ja) | 1990-02-27 | 1990-02-27 | 電気的書込み消去可能な不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250496A true JPH03250496A (ja) | 1991-11-08 |
Family
ID=12782227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047688A Pending JPH03250496A (ja) | 1990-02-27 | 1990-02-27 | 電気的書込み消去可能な不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991979A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | 電気的書込み消去可能な不揮発性半導体記憶装置 |
-
1990
- 1990-02-27 JP JP2047688A patent/JPH03250496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991979A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | 電気的書込み消去可能な不揮発性半導体記憶装置 |
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