JPS62257699A - 多値記憶半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、フローティングゲートに電荷を注入して不揮
発的データの記憶を行う半導体記憶素子を、多値記憶可
能とする多値記憶半導体回路に関する。

［従来の技術］ 従来、フローティングゲートに電荷を注入して不揮発的
データの記憶を行う半導体記憶素子、例えばｅｒａｓａ
ｂｌｅ　　ｐｒｏｇｒａｍｍａｂｌｅ　　ＲＯＭ　（Ｅ
ＰＲＯＭ＞は、データの書き替えに要するターンアラウ
ンドタイムが短いという特徴を有するためマスクＲＯＭ
に代えて広く利用されるに至っている。これにより、制
御装置開発を短期間化したり、また簡単に多品種生母生
産へ対応できる等の利点が得られる。

［発明が解決しようとする問題点］ しかし、上記のごときＥＰＲＯＭ等におっても未だに十
分なものではなく、次のような問題点があった。

周知のように、ＥＰＲＯＭ等はその原理上マスクＲＯＭ
のような単純な構造では構成し難く、マスクＲＯＭと同
一記憶領域のＥＰＲＯＭ等を実現しようとするならばチ
ップサイズが増大することになる。このチップサイズの
増大は、同時に、チップ生産時の歩留りを低下させ、生
産性の低下、コストアップ等の不具合を招来するのであ
る。従って、前述のようなマスクＲＯＭのＥＦＲＯＭ等
への置き替えは比較的小さな記憶容量のものに対しての
み有効となる等の制約があった。

本発明は、問題点を解決するためになされたもので、フ
ローティングゲートに電荷を注入して不揮発的データの
記憶を行う半導体記憶素子を有効に利用し、小さなチッ
プサイズのものに多聞のデータの記憶を可能とする優れ
た多値記憶半導体回路を提供することをその目的として
いる。

［問題点を解決するための手段］ 上記、問題点を解決するために本発明の構成した手段は
第１図の基本的構成図に示すごとく、データの山ぎ込み
を行う際に印加する電圧を制御してフローティングゲ−
１〜に注入する電荷量を複数値に設定可能であり、該書
き込まれたデータの読み出しを行う際に前記フローティ
ングゲートに注入された電荷■に基づいた電位と参照電
位との比較結果をデータ出力端子ＣＯより出力する半導
体記憶素子Ｃ１と、 前記参照電位を段階的に変更する参照電位変更手段Ｃ２
と、 前記半導体記憶素子Ｃ１のデータ出力端子ＣＯに接続さ
れ、前記参照電位変更手段Ｃ２の変更する参照電位の段
階に対応して前記データ出力端子より出力されるデータ
をラッチするラッチ手段Ｃ３と、 該ラッチ手段Ｃ３のラッチした各参照電位での前記デー
タを所定の形式に変換する変換手段Ｃ４と を備えることを特徴とする多値記憶半導体回路をその要
旨としている。

［作用］ 本発明の多値記憶半導体回路にあける半導体記憶素子Ｃ
１とは、フローティングゲートに注入する電荷量をデー
タ書き込みの際の印加電圧を制御することで所望の値に
設定することが可能であり、かつ、データの読み出しは
、該注入された電荷量に基づく電位と参照電位との大小
比較に基づいてデータ出力端子ＣＯより実行されるもの
である。

例えば、ＥＰＲＯＭとして従来使用される代表的な複数
ゲート型のＭＯ８Ｔｒ等である。この種の半導体記憶素
子Ｃ１であれば、セル書き込み電圧パルスの印加回数を
制御したり、該電圧パルスのデユーティ比やパルス娠幅
を変更することで簡単にフローディングゲートに注入さ
れる電荷量を所望値とすることが可能である。また、こ
のとき、電圧パルスを複数回に分けて印加しつつ、印加
の毎に注入電荷量をベリファイするならば、より確実に
注入電荷量の制御ができる。

こうしてフローティングゲートに所望母の電荷注入がな
されたセルの読み出しは、該セルの注入電荷量に基づい
たセルの電位と、ある値の参照電位との大小比較によっ
て行なわれる。従って、この参照電位が各種の値を取り
得るものでおれば前記注入電荷量に従った複数データを
１つのセルに記憶、読み出すことが可能となる。本発明
の参照電位変更手段Ｃ２は上記目的のため設けられるも
ので、半導体記憶素子Ｃ１のデータ読み出しの際に必要
な参照電位を段階的に変更する。

ここで変更される参照電位の段階とは、前記半導体記憶
素子Ｃ１のセルに注入される電荷量に基づいた各セルの
電位の変化が検出できる程の細かさであればよい。例え
ば、半導体記憶素子Ｃ１の各セルにＮ値の電位が現われ
るように電荷の注入が制御されるならば、参照電位とし
ては少なくともＮ−１段階に変化して各セル毎にどの程
度の電荷注入がなされているかを判断可能にすることが
望ましい。

ラッチ手段Ｃ３は、前記半導体記憶素子Ｃ１のデータ出
力端子ＣＯから出力されるデータを、前記参照電位変更
手段Ｃ２の変更する参照電位の段階に対応してラッチす
る。例えば、参照電位がＶｌのときのデータ出力端子Ｃ
Ｏの出力、ｖ２の時の出力、以下間ｈａにＶ　Ｎ−１ま
での参照電位の段階的変化に対するデータ出力端子ＣＯ
からの出力をラッチし、（Ｎ−１＞　１固の連続データ
８得るのである。

こうして半導体記憶素子Ｃ１に注入された所望量の電荷
は（Ｎ−１＞個のデータとして変換手段Ｃ４に入力され
、ここで初期の必要とするデータに変換されるのでおる
。

すなわち、各セルにはあるデータが注入電荷量という物
理母に変更されて記憶されているのであり、ラッチ手段
により得られた（Ｎ−１＞個のデータからその物理的注
入電荷量を知り、変更前の上記あるデータを変更手段Ｃ
４が再現するのである。

以下、本発明をより具体的に説明するために実施例を挙
げて説明する。

［実施例］ 第２図は、実施例の多値記憶半導体回路の電気回路ブロ
ック図である。

フローティングゲートに所望量の電荷が注入されて不揮
発的データの記憶を行うＥＰＲＯＭ１０は既存のものと
同じ構造で必り、メモリセルアレイ、アドレスデコーダ
、およびセンスアンプを内蔵している。ＥＰＲＯＭ１０
の端子ＶＣＣＩは電源用、端子Ｖ　ｃｃ２はメモリセル
の電位と比較する参照電位の入ツノ用、端子ｐｒｍはＥ
ＰＲＯＭ１０にデータを入力する、いわゆるプログラム
状態の選択用、および端子ＯＥはアラ］・プツトイネー
ブル用である。図のように本ＥＰＲＯＭ１０はＡ１〜Ａ
ｎまでのｎ本のアドレス端子および１本のデータ端子り
を有している。

データ端子りは、３個のＤフリップフロップ回路（以下
、ＤＦＦという＞２２．２４．２６の端子りに接続され
ており、該ＤＦＦ２２〜２６の出力はデコーダ３０の４
つの入力端子の中の３つのＡ、Ｂ、Ｃにそれぞれ入力さ
れている。

また、前記アドレス端子Ａ１〜Ａｎに加えて多値記憶半
導体回路全体としては更にもう１本のアドレス端子ＡＯ
を加えた（ｎ＋１＞本のアドレスラインからアクセスさ
れるように構成されており、このアドレスラインＡＯは
デコーダ３０の４番目の入力端子りに接続される。

上記ＥＰＲＯＭ１０（７）端子ＶＣＣ２（７）印加電位
、ＤＦＦ２２〜２６の動作タイミング、およびデコーダ
３０の出力タイミングを制御するものが制御回路４０で
あり、外部より本多値記憶半導体回路を選択するチップ
イネーブル信号（ＣＥ）、出力要求信号（ＯＥ）が共に
ＬＯＷレベルとなった時出力を生じるＮＯＲ回路５０出
力を動作開始タイミングとするスタート端子Ｓｔに入力
しており、後述のごとく段階的電位の変更がなされる出
力端子ＶｃをＥＰＲＯＭ１０（Ｄ端子ｖＣＣ２ニ、ソレ
ソれ位相の異なる３種のクロックタイミングＣＫ１゜Ｃ
Ｋ２．ＣＫ３をＤＦＦ２２．２４．２６のクロック嫡子
ＣＫに、および出力要求信号ＯＥをデコーダ３０のゲー
ト嫡子Ｇに出力している。

以上のように構成される多値記憶半導体回路において、
ＥＰＲＯＭ１０へのデータの入力は次の様にして実行さ
れる。

まず、電源が端子Ｖｃｃｌに加えられた後にＥＰＲＯＭ
１０へのデータ入力を可能とするため端子ｐｒｍにもＨ
ｉｇｈレベルの信号が与えられる。こうしてプログラム
可能状態とされると所望のメモリセルを選択するために
ｎ本のアドレス端子Ａ１〜Ａｎ　（、：ｎ　［ｂ　ｉ　
ｔ　］の信号が与えられ、データ出力端子りに書き込み
のためのパルス信号が印加されるのである。これにより
、所望のアドレスのメモリセルのフローティングゲート
に電荷の注入がなされる。

ここで、注入する電荷間は、第３図のようにして予め定
められるものである。すなわち、通常ならば１つのメモ
リセルは所定値以上の電荷が注入されているか否かの２
値状態のみをとるように電荷量が決定されるが、本実施
例では何ら電荷の注入がなされない初期の状態を含め４
値状態をとるようにされている。そしてメモリセルに注
入された電荷量に基づく電位（Ｖｌ　＞Ｖ２＞Ｖ３＞初
期電位）に対応して２種の情報ＡおよびＢが「Ｏ」。

「１」のいずれであるかを第３図のように予め定めてお
くことで、いわゆる２ｂｉｔのデータを１つのメモリセ
ルに記憶することを達成している。

例えば、メモリセルの電位がＶｌならばＡ＝ｒ１Ｊ、Ｂ
＝ｒ１Ｊで必ることを意味し、同様に、Ｖ２ならばＡ＝
　ｒＯＪ、Ｂ＝　ｒＩＪ、Ｖ３ならばＡ＝ｒｌＪ、Ｂ＝
　ｒｏｂ、Ｖ４ならＣｆＡ−ｒＯＪ　、Ｂ＝「０」と、
対応付けされている。

なお、ＥＰＲＯＭｌ０には通常のプログラム時の記憶デ
ータのベリフフイ機能が用意されている。

例えば、前述のように端子ｐｒｍにＨｉｇｈレベルの信
号を与えてプログラム状態を選択して所望のアドレスの
メモリセルにデータ端子りからパルス信号を印加して電
荷注入を行った後に出力要求信号をＥＰＲＯＭ１０の端
子ＯＥに加えるならば、そのメモリセルに注入された電
荷量に基づく電位がデータ出力端子りから出力される。

従って、この様な場合にあっては、メモリセルに注入す
る電荷量を複数回のパルス信号の印加によって行い、パ
ルス信号印加の毎に上記ベリフフイ機能によってメモリ
セルの電位が希望する値（Ｖｌ、Ｖ２゜Ｖ３または初期
電位）であるか否かを確認しつつ実行すれば、第３図に
示したデータの記憶がより確実になされる。

上記のごとくして各メモリセルに４値状態のいずれかが
記憶されたＥＦＲＯＭｌｏのデータの読み出しは、次の
ようにして制御回路４０の一連の動作にＪ：って行われ
る。

第４図が、制御回路４ｏの動作タイミングチャートであ
る。図のように、ＮＯＲ回路５０から制御回路４０の端
子３ｔにｌ−１ｉ０ｈレベル信号の入力があると制御回
路４０の動作が開始され、端子Ｖｃの出力を３段階に順
次−Ｆ昇させるとともに、各段階毎にクロックタイミン
グをＣＫ３．ＣＫ２゜ＣＫＩの順序で出力し、これら一
連の動作実行後にデコーダ３０のゲート端子Ｇに出力要
求信号（ＯＥ）を出力する。

このとぎ、端子Ｖｃからの出力である階段状の電圧の印
加期間は、各段階でＥＰＲＯＭ１０のデータの出力がな
されるに充分な期間Ｔでおり、また、その電位は前記記
憶したメモリセルの電位を判別することができる参照電
位Ｖ１ｂ、Ｖ２ｂ。

３ｂである。ＥＰＲＯＭｌ０は、参照電位とメモリセル
電位との大小比較結果に基づく２値状態を出力する。す
なわら、メモリセル電位よりも参照電位の方が大きいと
きにｒＯＪという状態を、そして、参照電位の方がメモ
リセル電位より大きくなったとき「１」という状態を、
のように出力する。このため、前述した１つのメモリセ
ルに４値状態で記憶しているデータをこれら２値状態で
再現することは不可能である。そこで、参照電位そのも
のの値を前述の４値状態が判別できるように段階的に変
更するのである。

従って、上記のように参照電位が段階的に変化する各段
階でのＥＰＲＯＭｌ０の出力を一時的に記憶し、全ての
段階の参照電位に対するＥＰＲＯＭ１０出力の組み合わ
せとしたときに初めて１つのメモリセルに記憶された４
値状態が判明する。

この、ＥＰＲＯＭ１０の各段階での出力をラッチするも
のがラッチ回路２２．２４．２６であり、参照電位Ｖ３
ｂに同期してラッチ回路２６、参照電位Ｖ２ｂに同期し
てラッチ回路２４、参照電位Ｖ１ｂに同期してラッチ回
路２２を作動させるためにクロックタイミングＣＫ３．
ＣＫ２．ＣＫ１を所定位相差で出力するのである。

また、本実施例では１つのメモリセルに第３図に示すご
とく２の情報Ａ、Ｂを記憶しているため、現在読み出し
を要求されている情報がＡ、Ｂいずれであるかを判断す
る必要がある。そこで、本実施例ではアドレスラインＡ
Ｏ−Ａｎの中のＡ１〜Ａｎでメモリセルを特定し、残り
のアドレスラインＡＯを上記特定されたメモリセルに記
憶されている情報Ａ、Ｂのいずれの情報を要求するかの
選択用として使用しており、このアドレスラインＡＯを
デコーダ３０の４番目（Ｄ＞の入力情報としているので
ある。すなわら、アドレスラインＡＯが「１」ならばメ
モリセル内のＡの情報を、ＡＯがｒＯＪならばメモリセ
ル内の８の情報を要求していると判別するのである。

以上の説明から明らかなように、デコーダ３０は入力端
子Ａ、Ｂ、Ｃの３人力によって所定メモリセルに記憶さ
れている電位を判別でき、がっ、入力端子りの入力によ
ってその中の２つの情報のうちＡ、Ｂいずれを選択して
いるかが判断可能となる。そこで、第５図に示すような
デコード表に従って４入力端子Ａ、Ｂ、Ｃ，Ｄの状態に
応じた出力を実行するように予め設計されるならば、Ｅ
ＰＲＯＭ１０に４値状態として記憶されているデータの
再現が達成される。例えば入力端子Ａ、Ｂ。

Ｃの入力がｒｏ、１，１Ｊであるならばメモリセルの電
位がｖ２であることが理解され、この電位は第３図から
明らかなように情報Ａ−ｒＯＪ　、情報Ｂ＝ｒ１Ｊであ
ることを表わしている。ぞして、もう１つの入力端子り
からの入力により、現在要求されている情報の出力がＡ
（すなわら入力端子Ｄ＝ｒ１Ｊ）であればデコーダ３０
出力はｒＯＪとなり情報Ａのデータを正確に出力するの
である。

以上詳述したように、本実施例の多値記憶半導体回路に
よれば、従来記憶容量の少ないＥＰＲＯＭ１０の１つの
メモリセルに２種の情報Ａ、Ｂを記憶することが可能と
なり、見掛は上の記憶容量を２倍に増大させることがで
きる。しかも、そのためにＥＰＲＯＭ１０以外に必要と
なる要件は、３つのラッチ回路２２，２４．２６、デコ
ーダ３０、および制御回路４０のみでおり、極めて、小
型、かつ、安価な構成でよい。

なお、上記実施例では従来のＥＰＲＯＭ１０に外付１ノ
で伯の回路を付加しているものについて説明したが、上
記回路を全てＥＰＲＯＭのチップ上にデザインし、１つ
のチップで構成してもよい。

［発明の効果］ 以上、実施例を挙げて詳述したように本発明の多値記憶
半導体回路は、フローティングゲートに注入される電荷
Ｒを複数値として多値記憶を可能とし、これと比較され
る参照電位を段階的に変更するとともに、各段階での出
力の組み合わせを所望の形式に変換して前記多値記・填
情報を再現するものである。

従って、複雑な構成のフローティングゲート型の半導体
記憶素子を有効に利用してその記憶容量を増大すること
ができる。

【図面の簡単な説明】

第１図は本発明の基本的構成を承り基本構成図、第２図
は実施例の多値記憶半導体回路のブロック図、第３図は
同実施例のメモリヒル電位と記憶情報との関係説明図、
第４図は同実施例の制御回路動作のタイミングチト一ト
、第“５図は同実施例のデコーダのデコード関係説明図
を示している。 Ｃ１・・・半導体記憶素子 Ｃ２・・・参照電位変更手段 Ｃ３・・・ラッチ手段　　　Ｃ４・・・変換手段１０・
・・ＥＰＲＯＭ ２２．２４．２６・・・ＤＦＦ

Claims (1)

1. 【特許請求の範囲】 データの書き込みを行う際に印加する電圧を制御してフ
   ローティングゲートに注入する電荷量を複数値に設定可
   能であり、該書き込まれたデータの読み出しを行う際に
   前記フローティングゲートに注入された電荷量に基づい
   た電位と参照電位との比較結果をデータ出力端子より出
   力する半導体記憶素子と、 前記参照電位を段階的に変更する参照電位変更手段と、 前記半導体記憶素子のデータ出力端子に接続され、前記
   参照電位変更手段の変更する参照電位の段階に対応して
   前記データ出力端子より出力されるデータをラッチする
   ラッチ手段と、 該ラッチ手段のラッチした各参照電位での前記データを
   所定の形式に変換する変換手段と を備えることを特徴とする多値記憶半導体回路。