JPH08297984A - 多レベル不揮発性メモリセル読み出し方法および回路 - Google Patents
多レベル不揮発性メモリセル読み出し方法および回路Info
- Publication number
- JPH08297984A JPH08297984A JP1310496A JP1310496A JPH08297984A JP H08297984 A JPH08297984 A JP H08297984A JP 1310496 A JP1310496 A JP 1310496A JP 1310496 A JP1310496 A JP 1310496A JP H08297984 A JPH08297984 A JP H08297984A
- Authority
- JP
- Japan
- Prior art keywords
- current
- cell
- memory cell
- output signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5632—Multilevel reading using successive approximation
Abstract
(57)【要約】
【課題】 複数の異なった書き込みレベルのうちの１つ
の書き込みレベルを取ることができる多レベル不揮発性
メモリセルを読み出す方法を提供する。 【解決方法】 ａ）セル電流（ＩＣ）をｍの複数のセル
電流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）の最小値
および最大値間の値を有する基準電流（ＩＲ）と比較
し、したがって前記複数のセル電流値（ＩＣ０−ＩＣ
３；ＩＣ０−ＩＣ１５）を２つのセル電流値のサブ範囲
に分割し、前記セル電流（ＩＣ）が属するセル電流値の
サブ範囲を決定するステップと、ｂ）前記セル電流（Ｉ
Ｃ）が属する前記セル電流値のサブ範囲が、読み出すべ
きメモリセル（ＭＣ）の電流（ＩＣ）の値である１つの
セル電流値のみを含むようになるまで、前記ステップ
ａ）を繰り返すステップとを行う。
の書き込みレベルを取ることができる多レベル不揮発性
メモリセルを読み出す方法を提供する。 【解決方法】 ａ）セル電流（ＩＣ）をｍの複数のセル
電流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）の最小値
および最大値間の値を有する基準電流（ＩＲ）と比較
し、したがって前記複数のセル電流値（ＩＣ０−ＩＣ
３；ＩＣ０−ＩＣ１５）を２つのセル電流値のサブ範囲
に分割し、前記セル電流（ＩＣ）が属するセル電流値の
サブ範囲を決定するステップと、ｂ）前記セル電流（Ｉ
Ｃ）が属する前記セル電流値のサブ範囲が、読み出すべ
きメモリセル（ＭＣ）の電流（ＩＣ）の値である１つの
セル電流値のみを含むようになるまで、前記ステップ
ａ）を繰り返すステップとを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、多レベル不揮発性
メモリセルを読み出す逐次２分方法に関することであ
り、このような方法を行う読み出し回路に関するもので
ある。
メモリセルを読み出す逐次２分方法に関することであ
り、このような方法を行う読み出し回路に関するもので
ある。
【０００２】
【従来の技術】より大きい記憶容量の不揮発性メモリに
対する市場の要求により、製造者は、装置のスケーリン
グおよびチップサイズの増加における絶え間ない努力を
強いられている。
対する市場の要求により、製造者は、装置のスケーリン
グおよびチップサイズの増加における絶え間ない努力を
強いられている。
【０００３】メモリ容量を増加させる他の可能性とし
て、メモリセル当たり１ビットより多くのビットを記憶
しようとすることがある。すなわち、２または４ビット
を記憶することができるメモリセルを有するメモリ装置
は、同じチップサイズだが各々１ビットのみを記憶でき
るメモリセルを有する記憶装置の記憶容量の各々２また
は４倍多い記憶容量を有する。
て、メモリセル当たり１ビットより多くのビットを記憶
しようとすることがある。すなわち、２または４ビット
を記憶することができるメモリセルを有するメモリ装置
は、同じチップサイズだが各々１ビットのみを記憶でき
るメモリセルを有する記憶装置の記憶容量の各々２また
は４倍多い記憶容量を有する。
【０００４】不揮発性メモリセルは、一般的にＭＯＳ電
界効果トランジスタによって代表される。データを、Ｍ
ＯＳ電界効果トランジスタのしきい値電圧を変化させる
ことによって不揮発性メモリ内に記憶することができ
る。ＲＯＭの場合においてこの記憶は製造中に行われ、
ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯ
Ｍの場合においてしきい値電圧の変化は、ＭＯＳ電界効
果トランジスタに適切にバイアスをかけ、電荷をフロー
ティングゲートに注入することによって行われる。
界効果トランジスタによって代表される。データを、Ｍ
ＯＳ電界効果トランジスタのしきい値電圧を変化させる
ことによって不揮発性メモリ内に記憶することができ
る。ＲＯＭの場合においてこの記憶は製造中に行われ、
ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯ
Ｍの場合においてしきい値電圧の変化は、ＭＯＳ電界効
果トランジスタに適切にバイアスをかけ、電荷をフロー
ティングゲートに注入することによって行われる。
【０００５】不揮発性メモリセルの書き込み状態を決定
するために、すなわちメモリセルの内容を″読み出す″
または″感知する″ために、固定電圧ＶＧをＭＯＳトラ
ンジスタのコントロールゲートに印加する。すなわちメ
モリセルの書き込み状態を、ＭＯＳトランジスタのしき
い値電圧の前記固定ゲート電圧に対する状態を検出する
ことによって決定することができる。
するために、すなわちメモリセルの内容を″読み出す″
または″感知する″ために、固定電圧ＶＧをＭＯＳトラ
ンジスタのコントロールゲートに印加する。すなわちメ
モリセルの書き込み状態を、ＭＯＳトランジスタのしき
い値電圧の前記固定ゲート電圧に対する状態を検出する
ことによって決定することができる。
【０００６】１ビットの情報のみを記憶することができ
る不揮発性メモリセルの最も一般的な場合において、メ
モリセルは、２つの異なったしきい値電圧に対応する２
つの異なった書き込み状態（論理状態）を示すことがで
き、以下このようなセルを″２レベルメモリセル″と呼
ぶ。メモリセルの読み出しは、いわゆる″読み出し回
路″によって行われ、この回路は、２つの論理レベルに
対応する２つの異なった値を有する電圧信号を発生す
る。
る不揮発性メモリセルの最も一般的な場合において、メ
モリセルは、２つの異なったしきい値電圧に対応する２
つの異なった書き込み状態（論理状態）を示すことがで
き、以下このようなセルを″２レベルメモリセル″と呼
ぶ。メモリセルの読み出しは、いわゆる″読み出し回
路″によって行われ、この回路は、２つの論理レベルに
対応する２つの異なった値を有する電圧信号を発生す
る。
【０００７】差動モード読み出しおよび基準モード読み
出しの２つの異なった読み出し技術が既知である。第１
の技術は、差動メモリセルを必要とし、各々のメモリセ
ルは、共通ソースおよびドレインを有するが相補的な状
態にプログラムされる２つのＭＯＳトランジスタを具え
る。この技術は、トランジスタセル１つ当たりのメモリ
セル面積がより大きいために、中位のサイズ（１２８ｋ
ｂｉｔ）より小さいメモリにのみ適している。第２の技
術は、他のメモリセルと同一だが予め決められたしきい
値電圧を有する基準メモリセルを基準素子として使用す
る差動読み出し回路を使用し、この技術は、大きい（１
Ｍｂｉｔより大きい）メモリに適している。
出しの２つの異なった読み出し技術が既知である。第１
の技術は、差動メモリセルを必要とし、各々のメモリセ
ルは、共通ソースおよびドレインを有するが相補的な状
態にプログラムされる２つのＭＯＳトランジスタを具え
る。この技術は、トランジスタセル１つ当たりのメモリ
セル面積がより大きいために、中位のサイズ（１２８ｋ
ｂｉｔ）より小さいメモリにのみ適している。第２の技
術は、他のメモリセルと同一だが予め決められたしきい
値電圧を有する基準メモリセルを基準素子として使用す
る差動読み出し回路を使用し、この技術は、大きい（１
Ｍｂｉｔより大きい）メモリに適している。
【０００８】１ビットより多くの情報を記憶することが
できる不揮発性メモリセルの場合において、メモリセル
は、ｍ＝２n 個の異なった書き込み状態またはレベルを
示すことができる必要があり、ここでｎは、メモリセル
内に記憶することができるビット数を表し、以下にこの
ようなセルを″多レベルメモリセル″と呼ぶ。２レベル
セルの場合において、各レベルがＭＯＳトランジスタの
しきい値電圧に対する異なった値に対応するように、し
きい値電圧に対するｍ個の異なった値を、読み出し技術
とメモリセルの物理的なパラメータとによって許容され
るしきい値電圧範囲（すなわちしきい値電圧の最大値と
最小値との差）以内で選択する。
できる不揮発性メモリセルの場合において、メモリセル
は、ｍ＝２n 個の異なった書き込み状態またはレベルを
示すことができる必要があり、ここでｎは、メモリセル
内に記憶することができるビット数を表し、以下にこの
ようなセルを″多レベルメモリセル″と呼ぶ。２レベル
セルの場合において、各レベルがＭＯＳトランジスタの
しきい値電圧に対する異なった値に対応するように、し
きい値電圧に対するｍ個の異なった値を、読み出し技術
とメモリセルの物理的なパラメータとによって許容され
るしきい値電圧範囲（すなわちしきい値電圧の最大値と
最小値との差）以内で選択する。
【０００９】多レベルメモリセルに対して、並列モード
読み出しおよび順次モード読み出しの２つの読み出し技
術が提案されている。
読み出しおよび順次モード読み出しの２つの読み出し技
術が提案されている。
【００１０】並列モード読み出しは、A. Bleikerおよび
H. Melchior による″フローティングゲートメモリセル
を使用する４状態ＥＥＰＲＯＭ（A Four-State EEPROM
Using Floating-Gate Memory Cells）″, IEEE Journal
of Solid State Circuits,vol. SC-22, No. 3, July 1
987, pp. 460-463 に記載されている。この技術は、２
レベルメモリセルに対する基準モード読み出し技術をそ
のまま拡張したものであり、ｍ個の異なった予め決めら
れた電圧または電流基準を発生し、このようなｍ個の異
なった電圧または電流基準と、読み出すべきメモリセル
から供給される電圧または電流とを同時に比較する。
H. Melchior による″フローティングゲートメモリセル
を使用する４状態ＥＥＰＲＯＭ（A Four-State EEPROM
Using Floating-Gate Memory Cells）″, IEEE Journal
of Solid State Circuits,vol. SC-22, No. 3, July 1
987, pp. 460-463 に記載されている。この技術は、２
レベルメモリセルに対する基準モード読み出し技術をそ
のまま拡張したものであり、ｍ個の異なった予め決めら
れた電圧または電流基準を発生し、このようなｍ個の異
なった電圧または電流基準と、読み出すべきメモリセル
から供給される電圧または電流とを同時に比較する。
【００１１】並列モード読み出し技術の利点は、高速で
あることと、読み出し時間がメモリセルの書き込み状態
に依存しないことであり、欠点は、同時にｍの比較を行
うためにｍ個の異なった比較回路が必要であることか
ら、読み出し回路によって必要な面積が大きいことであ
る。
あることと、読み出し時間がメモリセルの書き込み状態
に依存しないことであり、欠点は、同時にｍの比較を行
うためにｍ個の異なった比較回路が必要であることか
ら、読み出し回路によって必要な面積が大きいことであ
る。
【００１２】順次モード読み出しは、例えばM.Horiguch
i 他による″An Experimental Large-Capacity Semicon
ductor File Memory Using 16-Levels/Cell Storage
″, IEEE Journal of Solid State Circuits, vol. SC
-23, No.1, February 1988, pp.27-32に記載されてい
る。この技術は、予め決められた規則に従って変化させ
ることができる値を有する１つの電圧または電流基準を
使用する。次にこの可変基準電圧または電流を一連の順
次の比較に使用し、読み出すべきメモリセルに記憶され
たアナログレベルに（しきい値電圧またはメモリセルに
よって減少する電流によって）近づけるように変化させ
る。例えば、読み出すべきメモリセルによって減少する
（一定の）電流を、最小値（または最大値）から開始し
順次増加する（または各々減少する）離散的な値を選択
することができる（例えばディジタル駆動電流発生器に
よって供給される）基準電流と順次比較する。前記離散
的な値を、メモリセルのｍの書き込みレベルに対応する
異なった電流値の間の値になるように選択し、比較の結
果が、基準電流がセルの電流より小さい（または各々大
きい）間は負（または各々正）になるようにする。一連
の順次の比較は、最初の正（または各々負）の結果の後
停止する。代わりに、固定基準電流を使用し、読み出す
べきメモリセルによって減少する電流をそのゲート電圧
を変化させることによって変化させることもできる。
i 他による″An Experimental Large-Capacity Semicon
ductor File Memory Using 16-Levels/Cell Storage
″, IEEE Journal of Solid State Circuits, vol. SC
-23, No.1, February 1988, pp.27-32に記載されてい
る。この技術は、予め決められた規則に従って変化させ
ることができる値を有する１つの電圧または電流基準を
使用する。次にこの可変基準電圧または電流を一連の順
次の比較に使用し、読み出すべきメモリセルに記憶され
たアナログレベルに（しきい値電圧またはメモリセルに
よって減少する電流によって）近づけるように変化させ
る。例えば、読み出すべきメモリセルによって減少する
（一定の）電流を、最小値（または最大値）から開始し
順次増加する（または各々減少する）離散的な値を選択
することができる（例えばディジタル駆動電流発生器に
よって供給される）基準電流と順次比較する。前記離散
的な値を、メモリセルのｍの書き込みレベルに対応する
異なった電流値の間の値になるように選択し、比較の結
果が、基準電流がセルの電流より小さい（または各々大
きい）間は負（または各々正）になるようにする。一連
の順次の比較は、最初の正（または各々負）の結果の後
停止する。代わりに、固定基準電流を使用し、読み出す
べきメモリセルによって減少する電流をそのゲート電圧
を変化させることによって変化させることもできる。
【００１３】メモリセルを読み出すのに必要な時間は、
一定ではないが、メモリセルの書き込みレベルと基準電
圧または電流の開始値とに依存する（読み出し時間は、
読み出すべきセルの書き込みレベルと基準電圧または電
流の開始値との差に依存する）。最少で１つから最多で
ｍの比較ステップが、メモリセルの書き込み状態を決定
するのに必要である。読み出し時間は、１つのメモリセ
ル内に記憶されるビット数の増加によってすぐに極端に
長くなる。しかしながら、順次モード読み出しは、回路
を実装するのが簡単であり、必要とする面積が小さい。
一定ではないが、メモリセルの書き込みレベルと基準電
圧または電流の開始値とに依存する（読み出し時間は、
読み出すべきセルの書き込みレベルと基準電圧または電
流の開始値との差に依存する）。最少で１つから最多で
ｍの比較ステップが、メモリセルの書き込み状態を決定
するのに必要である。読み出し時間は、１つのメモリセ
ル内に記憶されるビット数の増加によってすぐに極端に
長くなる。しかしながら、順次モード読み出しは、回路
を実装するのが簡単であり、必要とする面積が小さい。
【００１４】
【発明が解決しようとする課題】上述した先行技術の視
点において、本発明の第１の目的は、上述した欠点を克
服した、多レベル不揮発性メモリセルを読み出す方法を
提供することである。
点において、本発明の第１の目的は、上述した欠点を克
服した、多レベル不揮発性メモリセルを読み出す方法を
提供することである。
【００１５】本発明の第２の目的は、このような方法を
行う多レベルメモリセルを読み出す回路を提供すること
である。
行う多レベルメモリセルを読み出す回路を提供すること
である。
【００１６】
【課題を解決するための手段】本発明によれば、このよ
うな第１の目的は、読み出すべきメモリセルを予め決め
られた状態にバイアスして、前記メモリセルが、各々が
メモリセルの書き込みレベルの１つに対応するｍの複数
の異なったセル電流値に依存する値を有するセル電流を
減少するようにする、ｍ＝２n （ｎ≧２）の複数の異な
った書き込みレベルのうちの１つの書き込みレベルを取
ることができる多レベル不揮発性メモリセルを読み出す
方法において、 ａ）前記セル電流を前記ｍの複数のセル電流値の最小値
および最大値間の値を有する基準電流と比較し、したが
って前記複数のセル電流値を２つのセル電流値のサブ範
囲に分割し、前記セル電流が属するセル電流値のサブ範
囲を決定するステップと、 ｂ）前記セル電流が属する前記セル電流値のサブ範囲
が、読み出すべきメモリセルの電流の値である１つのセ
ル電流値のみを含むようになるまで、前記ステップａ）
を繰り返すステップとを、さらに行うことを特徴とする
方法によって達成される。
うな第１の目的は、読み出すべきメモリセルを予め決め
られた状態にバイアスして、前記メモリセルが、各々が
メモリセルの書き込みレベルの１つに対応するｍの複数
の異なったセル電流値に依存する値を有するセル電流を
減少するようにする、ｍ＝２n （ｎ≧２）の複数の異な
った書き込みレベルのうちの１つの書き込みレベルを取
ることができる多レベル不揮発性メモリセルを読み出す
方法において、 ａ）前記セル電流を前記ｍの複数のセル電流値の最小値
および最大値間の値を有する基準電流と比較し、したが
って前記複数のセル電流値を２つのセル電流値のサブ範
囲に分割し、前記セル電流が属するセル電流値のサブ範
囲を決定するステップと、 ｂ）前記セル電流が属する前記セル電流値のサブ範囲
が、読み出すべきメモリセルの電流の値である１つのセ
ル電流値のみを含むようになるまで、前記ステップａ）
を繰り返すステップとを、さらに行うことを特徴とする
方法によって達成される。
【００１７】本発明による方法は、実際的にいわゆる″
２分″順次近似探索を行う。第１ステップにおいて、セ
ル電流を、許容されるセル電流の範囲を２つの部分また
はサブ範囲に分割する基準電流と比較する。この比較に
よって、セル電流が前記２つのサブ範囲のいずれに含ま
れるかを決定する。第２ステップにおいて、セル電流
を、前のステップにおいて決定されたサブ範囲をさらに
２つの部分に分割する基準電流と比較し、セル電流がサ
ブ範囲のどちらの部分に含まれるかを決定する。本方法
は、回帰を含む。各ステップにおいて、セル電流を、前
にステップにおいて決定されたセル電流の範囲を２つの
部分に分割する基準電流と比較し、セル電流が含まれる
範囲の部分を決定する。最後のステップにおいて、ただ
２つの可能なセル電流が残る。セル電流を、これらの２
つの可能なセル電流間に含まれる基準電流と比較するこ
とによって、実際のセル電流を決定する。好適には、セ
ル電流と比較すべき各ステップにおいて選択される基準
電流値を、前のステップにおいて決定されその範囲内に
セル電流が含まれる、許容されるセル電流の範囲の最大
値および最小値の中間値とする。
２分″順次近似探索を行う。第１ステップにおいて、セ
ル電流を、許容されるセル電流の範囲を２つの部分また
はサブ範囲に分割する基準電流と比較する。この比較に
よって、セル電流が前記２つのサブ範囲のいずれに含ま
れるかを決定する。第２ステップにおいて、セル電流
を、前のステップにおいて決定されたサブ範囲をさらに
２つの部分に分割する基準電流と比較し、セル電流がサ
ブ範囲のどちらの部分に含まれるかを決定する。本方法
は、回帰を含む。各ステップにおいて、セル電流を、前
にステップにおいて決定されたセル電流の範囲を２つの
部分に分割する基準電流と比較し、セル電流が含まれる
範囲の部分を決定する。最後のステップにおいて、ただ
２つの可能なセル電流が残る。セル電流を、これらの２
つの可能なセル電流間に含まれる基準電流と比較するこ
とによって、実際のセル電流を決定する。好適には、セ
ル電流と比較すべき各ステップにおいて選択される基準
電流値を、前のステップにおいて決定されその範囲内に
セル電流が含まれる、許容されるセル電流の範囲の最大
値および最小値の中間値とする。
【００１８】本発明の方法によって、ｍ＝２n の異なっ
た書き込みレベルを有するメモリセルの書き込み状態
を、ｎの比較ステップにおいて、メモリセルの個々の書
き込み状態に依存せずに決定することができることを示
すことができる。上述した順次逐次アプローチを含む順
次モード読み出し技術とは異なって、読み出し時間は、
一定で、読み出すべきメモリセルの書き込み状態に依存
しない。このことにより、特にｎ＞２に関して、本発明
の読み出し方法は、順次モード読み出し技術より高速に
なる。
た書き込みレベルを有するメモリセルの書き込み状態
を、ｎの比較ステップにおいて、メモリセルの個々の書
き込み状態に依存せずに決定することができることを示
すことができる。上述した順次逐次アプローチを含む順
次モード読み出し技術とは異なって、読み出し時間は、
一定で、読み出すべきメモリセルの書き込み状態に依存
しない。このことにより、特にｎ＞２に関して、本発明
の読み出し方法は、順次モード読み出し技術より高速に
なる。
【００１９】本発明によれば、前記第２の目的は、読み
出すべきメモリセルを予め決められた状態にバイアスし
て、前記メモリセルが、各々がセルの書き込みレベルの
１つに対応するｍの複数の異なったセル電流値に依存す
る値を有するセル電流を減少するようにするバイアス手
段と、前記セル電流を可変基準電流発生器によって発生
された基準電流と比較する電流比較器とを具える、ｍ＝
２n （ｎ≧２）の複数の異なった書き込みレベルのうち
の１つの書き込みレベルを取ることができる多レベル不
揮発性メモリセルを読み出す回路において、前記電流比
較器の出力信号を受け、前記可変基準電流発生器を制御
する順次近似レジスタをさらに具え、前記順次近似レジ
スタが、予め決められた初期状態から開始し、前記基準
電流発生器に前記複数のセル電流値の最小値および最大
値の間の値を有する基準電流を発生させる逐次ネットワ
ークを具え、前記逐次ネットワークは、順次の状態を通
じて、前の状態と前記電流比較器の出力信号とによって
決定される各々１つの状態に進み、前記逐次ネットワー
クの各状態が、前記基準電流発生器に、前記セル電流が
含まれる前記セル電流値のサブ範囲の最小値および最大
値間の値を有する個々の基準電流を発生させることを特
徴とする回路によって達成される。
出すべきメモリセルを予め決められた状態にバイアスし
て、前記メモリセルが、各々がセルの書き込みレベルの
１つに対応するｍの複数の異なったセル電流値に依存す
る値を有するセル電流を減少するようにするバイアス手
段と、前記セル電流を可変基準電流発生器によって発生
された基準電流と比較する電流比較器とを具える、ｍ＝
２n （ｎ≧２）の複数の異なった書き込みレベルのうち
の１つの書き込みレベルを取ることができる多レベル不
揮発性メモリセルを読み出す回路において、前記電流比
較器の出力信号を受け、前記可変基準電流発生器を制御
する順次近似レジスタをさらに具え、前記順次近似レジ
スタが、予め決められた初期状態から開始し、前記基準
電流発生器に前記複数のセル電流値の最小値および最大
値の間の値を有する基準電流を発生させる逐次ネットワ
ークを具え、前記逐次ネットワークは、順次の状態を通
じて、前の状態と前記電流比較器の出力信号とによって
決定される各々１つの状態に進み、前記逐次ネットワー
クの各状態が、前記基準電流発生器に、前記セル電流が
含まれる前記セル電流値のサブ範囲の最小値および最大
値間の値を有する個々の基準電流を発生させることを特
徴とする回路によって達成される。
【００２０】上述した並列モード読み出し技術を行う読
み出し回路と比較して、本発明による読み出し回路は、
ただ１つの比較器を必要とし、ｍ個の代わりにｍ−１個
の別個の基準電流を必要とすることから、使用する面積
がより小さくなる。
み出し回路と比較して、本発明による読み出し回路は、
ただ１つの比較器を必要とし、ｍ個の代わりにｍ−１個
の別個の基準電流を必要とすることから、使用する面積
がより小さくなる。
【００２１】本発明の特徴および利点を、図の参照とと
もに、以下の限定しない例として記述したいくつかの特
別な実施例の詳細な記述からより明らかにする。
もに、以下の限定しない例として記述したいくつかの特
別な実施例の詳細な記述からより明らかにする。
【００２２】
【発明の実施の形態】本発明の読み出し方法を、２つの
特別な例を参照して記述する。第１の例は、４レベル不
揮発性メモリセル（２ビットの情報を記憶できるセル）
に関連し、第２の例は、１６レベル不揮発性メモリセル
（４ビットの情報を記憶できるセル）に関連する。両方
の例において、読み出すべきメモリセルＭＣは、固定さ
れた予め決められたコントロールゲート電圧によってバ
イアスされ、図１に示すメモリセルＭＣを、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭメモリ
セルのようなフローティングゲートＭＯＳ電界効果トラ
ンジスタとし、前記メモリセルを、ＲＯＭメモリセルの
場合のように、製造中調節されるしきい値電圧を有する
簡単なＭＯＳＦＥＴとすることができる。メモリセルＭ
Ｃが、前記固定された予め決められたコントロールゲー
ト電圧ＶＧによってバイアスされると、メモリセルそれ
自身の個々の書き込み状態に依存する、すなわちメモリ
セルのしきい値電圧に依存する値の電流ＩＣが減少す
る。図１において、基準電流ＩＲを供給する電流発生器
Ｇも示す。ＩＲは、一定ではないが、以下に説明するよ
うな離散的な組に属する値を選択することができる。
特別な例を参照して記述する。第１の例は、４レベル不
揮発性メモリセル（２ビットの情報を記憶できるセル）
に関連し、第２の例は、１６レベル不揮発性メモリセル
（４ビットの情報を記憶できるセル）に関連する。両方
の例において、読み出すべきメモリセルＭＣは、固定さ
れた予め決められたコントロールゲート電圧によってバ
イアスされ、図１に示すメモリセルＭＣを、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭメモリ
セルのようなフローティングゲートＭＯＳ電界効果トラ
ンジスタとし、前記メモリセルを、ＲＯＭメモリセルの
場合のように、製造中調節されるしきい値電圧を有する
簡単なＭＯＳＦＥＴとすることができる。メモリセルＭ
Ｃが、前記固定された予め決められたコントロールゲー
ト電圧ＶＧによってバイアスされると、メモリセルそれ
自身の個々の書き込み状態に依存する、すなわちメモリ
セルのしきい値電圧に依存する値の電流ＩＣが減少す
る。図１において、基準電流ＩＲを供給する電流発生器
Ｇも示す。ＩＲは、一定ではないが、以下に説明するよ
うな離散的な組に属する値を選択することができる。
【００２３】図２において、電流ＩＣに対する４つの異
なった値ＩＣ０−ＩＣ３を示す。各値は、メモリセルＭ
Ｃの４つの異なった書き込み状態の各々１つに対応する
（個々の値を、ＩＣ０＝０、ＩＣ１＝１５μＡ、ＩＣ２
＝３０μＡおよびＩＣ３＝４５μＡとすることができ
る）。図２は、決定木の枝において、基準電流ＩＲによ
って選択できる異なった値も示す。基準電流値を、ＩＣ
の順次の値の中間値になるように選択することによっ
て、３つの異なった基準電流値Ｉ０−Ｉ２のみが必要と
なる（Ｉ０＝７．５μＡ、Ｉ１＝２２．５μＡおよびＩ
２＝３７．５μＡ）。
なった値ＩＣ０−ＩＣ３を示す。各値は、メモリセルＭ
Ｃの４つの異なった書き込み状態の各々１つに対応する
（個々の値を、ＩＣ０＝０、ＩＣ１＝１５μＡ、ＩＣ２
＝３０μＡおよびＩＣ３＝４５μＡとすることができ
る）。図２は、決定木の枝において、基準電流ＩＲによ
って選択できる異なった値も示す。基準電流値を、ＩＣ
の順次の値の中間値になるように選択することによっ
て、３つの異なった基準電流値Ｉ０−Ｉ２のみが必要と
なる（Ｉ０＝７．５μＡ、Ｉ１＝２２．５μＡおよびＩ
２＝３７．５μＡ）。
【００２４】メモリセルＭＣの書き込み状態が、電流Ｉ
Ｃ＝ＩＣ２に対応するとする（図３）。読み出し方法の
第１ステップＳ１において、メモリセル電流ＩＣを、値
の組ＩＣ０−ＩＣ３における中間値である基準電流ＩＲ
＝Ｉ１と比較する。これは、本方法の能率の観点から、
最適な選択である。この比較によって、セル電流ＩＣが
Ｉ１より大きいことが分かり、演繹的に、ＩＣ２または
ＩＣ３に等しいことになる。第２ステップＳ２におい
て、電流ＩＣを、ＩＣ２およびＩＣ３の中間値である基
準電流ＩＲ＝Ｉ２と比較し、ＩＣは、ＩＣ２より小さい
ことが分かる。必然的に、ＩＣは、ＩＣ２に等しいに違
いない。したがって、メモリセルＭＣの書き込みレベル
は、２つのステップのみにおいて決定される。
Ｃ＝ＩＣ２に対応するとする（図３）。読み出し方法の
第１ステップＳ１において、メモリセル電流ＩＣを、値
の組ＩＣ０−ＩＣ３における中間値である基準電流ＩＲ
＝Ｉ１と比較する。これは、本方法の能率の観点から、
最適な選択である。この比較によって、セル電流ＩＣが
Ｉ１より大きいことが分かり、演繹的に、ＩＣ２または
ＩＣ３に等しいことになる。第２ステップＳ２におい
て、電流ＩＣを、ＩＣ２およびＩＣ３の中間値である基
準電流ＩＲ＝Ｉ２と比較し、ＩＣは、ＩＣ２より小さい
ことが分かる。必然的に、ＩＣは、ＩＣ２に等しいに違
いない。したがって、メモリセルＭＣの書き込みレベル
は、２つのステップのみにおいて決定される。
【００２５】ここで第２の例として、メモリセルＭＣの
書き込み状態が、電流ＩＣ＝ＩＣ０に対応するとする
（図４）。第１のステップＳ１において、セル電流ＩＣ
を、基準電流ＩＲ＝Ｉ１と再び比較し、ＩＣがＩ１より
小さいことが分かる。これは、ＩＣがＩＣ０またはＩＣ
１のいずれかであることを意味する。第２ステップＳ２
において、電流ＩＣを、ＩＣ０およびＩＣ１の中間値で
ある基準電流ＩＲ＝Ｉ０と比較する。この比較から、Ｉ
Ｃは、Ｉ０より小さいことが分かり、必然的に、ＩＣ
は、ＩＣ０に等しいに違いない。再び、メモリセルＭＣ
の書き込み状態は、２つのステップにおいて決定され
る。
書き込み状態が、電流ＩＣ＝ＩＣ０に対応するとする
（図４）。第１のステップＳ１において、セル電流ＩＣ
を、基準電流ＩＲ＝Ｉ１と再び比較し、ＩＣがＩ１より
小さいことが分かる。これは、ＩＣがＩＣ０またはＩＣ
１のいずれかであることを意味する。第２ステップＳ２
において、電流ＩＣを、ＩＣ０およびＩＣ１の中間値で
ある基準電流ＩＲ＝Ｉ０と比較する。この比較から、Ｉ
Ｃは、Ｉ０より小さいことが分かり、必然的に、ＩＣ
は、ＩＣ０に等しいに違いない。再び、メモリセルＭＣ
の書き込み状態は、２つのステップにおいて決定され
る。
【００２６】メモリセルＭＣの書き込み状態を決定する
のに必要なステップの数は、一定である。すなわち、書
き込み状態それ自身に依存せず、常に２（すなわち、メ
モリセルに記憶できるビット数）に等しい。
のに必要なステップの数は、一定である。すなわち、書
き込み状態それ自身に依存せず、常に２（すなわち、メ
モリセルに記憶できるビット数）に等しい。
【００２７】ここで、１６レベルメモリセルの場合を考
える。図５は、各々の値がメモリセルＭＣの１６の書き
込みレベルの各々１つに対応する、セル電流ＩＣに対す
る１６の異なった値ＩＣ０−ＩＣ１５を示す。図２と同
様に、図５は、決定木の枝において、基準電流ＩＲによ
って選択できる異なった値も示す。前述した場合におけ
るように、基準電流値を、ＩＣの順次の値の中間値にな
るように選択することによって、１５の異なった基準電
流値Ｉ０−Ｉ１４が必要となる
える。図５は、各々の値がメモリセルＭＣの１６の書き
込みレベルの各々１つに対応する、セル電流ＩＣに対す
る１６の異なった値ＩＣ０−ＩＣ１５を示す。図２と同
様に、図５は、決定木の枝において、基準電流ＩＲによ
って選択できる異なった値も示す。前述した場合におけ
るように、基準電流値を、ＩＣの順次の値の中間値にな
るように選択することによって、１５の異なった基準電
流値Ｉ０−Ｉ１４が必要となる
【００２８】第１の例として、セル電流ＩＣがＩＣ１に
等しいとする（図６）。読み出し方法の第１ステップＳ
１において、セル電流ＩＣを、基準電流ＩＲ＝Ｉ７（Ｉ
Ｃ０−ＩＣ１５の組における中間値）と比較する。この
比較によって、ＩＣがＩ７より大きいことが分かる。こ
れは、電流ＩＣが値ＩＣ８−ＩＣ１５のいずれか１つに
等しいことを意味する。第２ステップＳ２において、Ｉ
Ｃを、ＩＣ８およびＩＣ１５の中間値である基準電流Ｉ
Ｒ＝Ｉ１１と比較する。再び、この比較によって、ＩＣ
がＩ１１より大きいことが分かる。これは、ＩＣが値Ｉ
Ｃ１２−ＩＣ１５のいずれか１つに等しいことを意味す
る。第３ステップＳ３において、ＩＣを、ＩＣ１２およ
びＩＣ１５の中間値である基準電流ＩＲ＝Ｉ１３と比較
する。この比較によって、ＩＣがＩ１３より小さいこと
が分かる。これは、ＩＣがＩＣ１２またはＩＣ１３のい
ずれかに等しいことを意味する。第４ステップＳ４にお
いて、ＩＣを、ＩＣ１２およびＩＣ１３の中間値である
基準電流ＩＲ＝Ｉ１２と比較する。この比較によって、
ＩＣがＩ１２より小さいことが分かり、必然的に、ＩＣ
は、ＩＣ１２に等しいに違いない。したがって、メモリ
セルＭＣの書き込み状態は、４ステップにおいて決定さ
れる。
等しいとする（図６）。読み出し方法の第１ステップＳ
１において、セル電流ＩＣを、基準電流ＩＲ＝Ｉ７（Ｉ
Ｃ０−ＩＣ１５の組における中間値）と比較する。この
比較によって、ＩＣがＩ７より大きいことが分かる。こ
れは、電流ＩＣが値ＩＣ８−ＩＣ１５のいずれか１つに
等しいことを意味する。第２ステップＳ２において、Ｉ
Ｃを、ＩＣ８およびＩＣ１５の中間値である基準電流Ｉ
Ｒ＝Ｉ１１と比較する。再び、この比較によって、ＩＣ
がＩ１１より大きいことが分かる。これは、ＩＣが値Ｉ
Ｃ１２−ＩＣ１５のいずれか１つに等しいことを意味す
る。第３ステップＳ３において、ＩＣを、ＩＣ１２およ
びＩＣ１５の中間値である基準電流ＩＲ＝Ｉ１３と比較
する。この比較によって、ＩＣがＩ１３より小さいこと
が分かる。これは、ＩＣがＩＣ１２またはＩＣ１３のい
ずれかに等しいことを意味する。第４ステップＳ４にお
いて、ＩＣを、ＩＣ１２およびＩＣ１３の中間値である
基準電流ＩＲ＝Ｉ１２と比較する。この比較によって、
ＩＣがＩ１２より小さいことが分かり、必然的に、ＩＣ
は、ＩＣ１２に等しいに違いない。したがって、メモリ
セルＭＣの書き込み状態は、４ステップにおいて決定さ
れる。
【００２９】他の例として、セル電流ＩＣがＩＣ２に等
しいとする（図７）。読み出し方法の第１ステップＳ１
において、セル電流ＩＣを、基準電流ＩＲ＝Ｉ７と比較
する。この比較によって、ＩＣがＩ７より小さいことが
分かる。これは、電流ＩＣが値ＩＣ０−ＩＣ７のいずれ
か１つに等しいことを意味する。第２ステップＳ２にお
いて、ＩＣを、ＩＣ０およびＩＣ７の中間値である基準
電流ＩＲ＝Ｉ３と比較する。再び、この比較によって、
ＩＣがＩ３より小さいことが分かる。これは、ＩＣがＩ
Ｃ０−ＩＣ３のいずれか１つに等しいことを意味する。
第３ステップＳ３において、ＩＣを、ＩＣ０およびＩＣ
３の中間値である基準電流ＩＲ＝Ｉ１と比較する。この
比較によって、ＩＣがＩ１より大きいことが分かる。こ
れは、ＩＣがＩＣ２またはＩＣ３のいずれかに等しいこ
とを意味する。第４ステップＳ４において、ＩＣを、Ｉ
Ｃ２およびＩＣ３の中間値である基準電流ＩＲ＝Ｉ２と
比較する。この比較によって、ＩＣがＩ２より小さいこ
とが分かり、必然的に、ＩＣは、ＩＣ２に等しいに違い
ない。したがって再び、メモリセルＭＣの書き込み状態
は、４ステップにおいて決定される。
しいとする（図７）。読み出し方法の第１ステップＳ１
において、セル電流ＩＣを、基準電流ＩＲ＝Ｉ７と比較
する。この比較によって、ＩＣがＩ７より小さいことが
分かる。これは、電流ＩＣが値ＩＣ０−ＩＣ７のいずれ
か１つに等しいことを意味する。第２ステップＳ２にお
いて、ＩＣを、ＩＣ０およびＩＣ７の中間値である基準
電流ＩＲ＝Ｉ３と比較する。再び、この比較によって、
ＩＣがＩ３より小さいことが分かる。これは、ＩＣがＩ
Ｃ０−ＩＣ３のいずれか１つに等しいことを意味する。
第３ステップＳ３において、ＩＣを、ＩＣ０およびＩＣ
３の中間値である基準電流ＩＲ＝Ｉ１と比較する。この
比較によって、ＩＣがＩ１より大きいことが分かる。こ
れは、ＩＣがＩＣ２またはＩＣ３のいずれかに等しいこ
とを意味する。第４ステップＳ４において、ＩＣを、Ｉ
Ｃ２およびＩＣ３の中間値である基準電流ＩＲ＝Ｉ２と
比較する。この比較によって、ＩＣがＩ２より小さいこ
とが分かり、必然的に、ＩＣは、ＩＣ２に等しいに違い
ない。したがって再び、メモリセルＭＣの書き込み状態
は、４ステップにおいて決定される。
【００３０】本発明の読み出し方法は、４レベルメモリ
セルの書き込み状態を２ステップのみにおいて、１６レ
ベルメモリセルの書き込み状態を４ステップにおいて、
メモリセルの個々の書き込み状態から独立して決定する
ことを示した。一般に、本発明の読み出し方法は、ｍレ
ベルメモリセル（ｍ＝２n ）の書き込み状態を、ｎステ
ップにおいて、メモリセルの書き込み状態から独立して
決定する。
セルの書き込み状態を２ステップのみにおいて、１６レ
ベルメモリセルの書き込み状態を４ステップにおいて、
メモリセルの個々の書き込み状態から独立して決定する
ことを示した。一般に、本発明の読み出し方法は、ｍレ
ベルメモリセル（ｍ＝２n ）の書き込み状態を、ｎステ
ップにおいて、メモリセルの書き込み状態から独立して
決定する。
【００３１】図８は、上述した読み出し方法を行うのに
好適な、本発明による読み出し回路を図式的に示す。本
回路は、実際的に、ディジタル駆動可変基準電流発生器
Ｇと、電流比較器１と、順次近似レジスタ（″ＳＡ
Ｒ″）２とを具える。電流比較器１は、読み出すべきメ
モリセルＭＣのドレイン電極に接続された反転入力端子
と、電流発生器Ｇに接続された非反転入力端子とを有
し、比較器１は、２つの出力信号ＣＭＰおよびＣＭＰＮ
を有し、これらの信号の一方は、他方の論理的な補数で
あり、これらの信号をＳＡＲ２に供給する。ＳＡＲ２
は、さらに、プリセット信号ＰＲおよひクロック信号Ｃ
Ｋ（タイミング信号）を受け、（ディジタル形式の）制
御信号の組ＣＮＴを、電流発生器Ｇに供給する。ＳＡＲ
２は、読み出されたメモリセルＣＭの書き込み状態をデ
ィジタル形式で含む出力信号の組ＯＵＴも発生する。
好適な、本発明による読み出し回路を図式的に示す。本
回路は、実際的に、ディジタル駆動可変基準電流発生器
Ｇと、電流比較器１と、順次近似レジスタ（″ＳＡ
Ｒ″）２とを具える。電流比較器１は、読み出すべきメ
モリセルＭＣのドレイン電極に接続された反転入力端子
と、電流発生器Ｇに接続された非反転入力端子とを有
し、比較器１は、２つの出力信号ＣＭＰおよびＣＭＰＮ
を有し、これらの信号の一方は、他方の論理的な補数で
あり、これらの信号をＳＡＲ２に供給する。ＳＡＲ２
は、さらに、プリセット信号ＰＲおよひクロック信号Ｃ
Ｋ（タイミング信号）を受け、（ディジタル形式の）制
御信号の組ＣＮＴを、電流発生器Ｇに供給する。ＳＡＲ
２は、読み出されたメモリセルＣＭの書き込み状態をデ
ィジタル形式で含む出力信号の組ＯＵＴも発生する。
【００３２】ＳＡＲ２は、順次の近似探索を行う逐次ネ
ットワーク（ＯＲ状態機械）と、結合ネットワークとを
具える。順次の近似探索の所定のステップにおける逐次
ネットワークの状態は、前のステップの状態に依存し、
前のステップにおけるセル電流ＩＣと基準電流ＩＲとの
比較の結果に依存する。結合ネットワークは、逐次ネッ
トワークの状態に基づいて、ならびに順次近似探索の最
後のステップにおけるＩＣとＩＲとの比較の結果に基づ
いて、メモリセルの書き込み状態を表す出力ディジタル
コードを供給する。
ットワーク（ＯＲ状態機械）と、結合ネットワークとを
具える。順次の近似探索の所定のステップにおける逐次
ネットワークの状態は、前のステップの状態に依存し、
前のステップにおけるセル電流ＩＣと基準電流ＩＲとの
比較の結果に依存する。結合ネットワークは、逐次ネッ
トワークの状態に基づいて、ならびに順次近似探索の最
後のステップにおけるＩＣとＩＲとの比較の結果に基づ
いて、メモリセルの書き込み状態を表す出力ディジタル
コードを供給する。
【００３３】図９は、４レベルメモリセル（ｎ＝２，ｍ
＝４）の読み出しに使用される図８の回路の場合におけ
るＳＡＲ２の逐次ネットワーク１２の回路図である。逐
次ネットワーク１２は、３つの遅延型（″Ｄ型″）フリ
ップフロップＦＦ０−ＦＦ２を具える。各々のフリップ
フロップＦＦ０−ＦＦ２は、クロック入力端子ＣＫおよ
びプリセット入力端子ＰＲを有する。一般に、フリップ
フロップＦＦ０−ＦＦ１のクロック入力端子ＣＫおよび
プリセット入力端子ＰＲを、各々クロック信号ラインＣ
Ｋおよびプリセット信号ラインに接続する。より正確に
は、ＦＦ０およびＦＦ２は、ＰＲの論理補数（ＦＦ０お
よびＦＦ２の入力端子ＰＲにおける反転ドットによって
示される）を受ける。各フリップフロップは、データ入
力端子Ｄ０−Ｄ２と、″真″データ出力端子Ｑ０−Ｑ２
と、Ｑ０−Ｑ２の論理補数である″補数″データ出力端
子ＱＮ０−ＱＮ２とを有する。当業者には既知のよう
に、Ｄ型フリップフロップにおいて、クロックパルス後
の真データ出力信号は、前記クロックパルス中のデータ
入力信号の論理値をとる。第１フリップフロップＦＦ０
のデータ入力端子Ｄ０に、ＮＯＲゲート４の出力信号を
供給する。ＮＯＲゲート４の入力信号は、信号ＣＭＰＮ
と、第２フリップフロップＦＦ１の補数データ出力信号
Ｑ１Ｎとによって表される。第２フリップフロップＦＦ
１のデータ出力端子Ｄ１に、第２フリップフロップＦＦ
１の補数データ出力信号Ｑ１Ｎを供給する。第３フリッ
プフロップＦＦ２のデータ出力端子Ｄ２に、ＮＯＲゲー
ト５の出力信号を供給する。ＮＯＲゲート５の入力信号
は、信号ＣＭＰと、第２フリップフロップＦＦ１の補数
データ出力信号Ｑ１Ｎとによって表される。
＝４）の読み出しに使用される図８の回路の場合におけ
るＳＡＲ２の逐次ネットワーク１２の回路図である。逐
次ネットワーク１２は、３つの遅延型（″Ｄ型″）フリ
ップフロップＦＦ０−ＦＦ２を具える。各々のフリップ
フロップＦＦ０−ＦＦ２は、クロック入力端子ＣＫおよ
びプリセット入力端子ＰＲを有する。一般に、フリップ
フロップＦＦ０−ＦＦ１のクロック入力端子ＣＫおよび
プリセット入力端子ＰＲを、各々クロック信号ラインＣ
Ｋおよびプリセット信号ラインに接続する。より正確に
は、ＦＦ０およびＦＦ２は、ＰＲの論理補数（ＦＦ０お
よびＦＦ２の入力端子ＰＲにおける反転ドットによって
示される）を受ける。各フリップフロップは、データ入
力端子Ｄ０−Ｄ２と、″真″データ出力端子Ｑ０−Ｑ２
と、Ｑ０−Ｑ２の論理補数である″補数″データ出力端
子ＱＮ０−ＱＮ２とを有する。当業者には既知のよう
に、Ｄ型フリップフロップにおいて、クロックパルス後
の真データ出力信号は、前記クロックパルス中のデータ
入力信号の論理値をとる。第１フリップフロップＦＦ０
のデータ入力端子Ｄ０に、ＮＯＲゲート４の出力信号を
供給する。ＮＯＲゲート４の入力信号は、信号ＣＭＰＮ
と、第２フリップフロップＦＦ１の補数データ出力信号
Ｑ１Ｎとによって表される。第２フリップフロップＦＦ
１のデータ出力端子Ｄ１に、第２フリップフロップＦＦ
１の補数データ出力信号Ｑ１Ｎを供給する。第３フリッ
プフロップＦＦ２のデータ出力端子Ｄ２に、ＮＯＲゲー
ト５の出力信号を供給する。ＮＯＲゲート５の入力信号
は、信号ＣＭＰと、第２フリップフロップＦＦ１の補数
データ出力信号Ｑ１Ｎとによって表される。
【００３４】３つのフリップフロップＦＦ０−ＦＦ２の
真データ出力信号Ｑ０−Ｑ２は、図８の可変基準電流発
生器Ｇのためのディジタル制御信号ＣＮＴの組を形成す
る。図１０に示す電流発生器Ｇは、グランドとスイッチ
ＳＷ０−ＳＷ２との間に各々接続された３つの別個の電
流発生器Ｉ０、Ｉ１およびＩ２を具える。Ｉ０と直列の
第１スイッチＳＷ０を、信号Ｑ０によって制御し、Ｉ１
と直列の第２スイッチＳＷ１を、信号Ｑ１によって制御
し、Ｉ２と直列の第３スイッチＳＷ２を、信号Ｑ２によ
って制御する。スイッチＳＷ０−ＳＷ２は、各々の制御
信号Ｑ０−Ｑ２が論理″１″の場合閉になり、そうでな
い場合、スイッチＳＷ０−ＳＷ２は、開になる。
真データ出力信号Ｑ０−Ｑ２は、図８の可変基準電流発
生器Ｇのためのディジタル制御信号ＣＮＴの組を形成す
る。図１０に示す電流発生器Ｇは、グランドとスイッチ
ＳＷ０−ＳＷ２との間に各々接続された３つの別個の電
流発生器Ｉ０、Ｉ１およびＩ２を具える。Ｉ０と直列の
第１スイッチＳＷ０を、信号Ｑ０によって制御し、Ｉ１
と直列の第２スイッチＳＷ１を、信号Ｑ１によって制御
し、Ｉ２と直列の第３スイッチＳＷ２を、信号Ｑ２によ
って制御する。スイッチＳＷ０−ＳＷ２は、各々の制御
信号Ｑ０−Ｑ２が論理″１″の場合閉になり、そうでな
い場合、スイッチＳＷ０−ＳＷ２は、開になる。
【００３５】実際には、３つの電流発生器Ｉ０−Ｉ２
を、読み出すべきメモリセルＭＣと等しいが、メモリセ
ルＭＣと同様な方法でバイアスされた場合、所望の電流
Ｉ０、Ｉ１およびＩ２を減少するように３つの異なった
予め決められた状態に書き込まれた３つの基準メモリセ
ルによって実現することができる。このようにする場
合、電流比較器１を平衡させることができる。すなわ
ち、比較すべき電流を、比較器の入力端子に１：１の比
において供給することができる。
を、読み出すべきメモリセルＭＣと等しいが、メモリセ
ルＭＣと同様な方法でバイアスされた場合、所望の電流
Ｉ０、Ｉ１およびＩ２を減少するように３つの異なった
予め決められた状態に書き込まれた３つの基準メモリセ
ルによって実現することができる。このようにする場
合、電流比較器１を平衡させることができる。すなわ
ち、比較すべき電流を、比較器の入力端子に１：１の比
において供給することができる。
【００３６】代わりに、比較器１がまったく平衡してい
ない場合（すなわち、比較すべき電流を、比較器の反転
入力端子および非反転入力端子に１：１と異なった比に
おいて供給する場合）、３つの基準メモリセルを、メモ
リセルＭＣのｍ個の書き込みレベルと異なった書き込み
レベルに書き込む必要はない。この場合、メモリセルＭ
Ｃと基準メモリセルとの間のプロセスパラメータにおけ
るまたはバイアスにおけるすべての可能なバリエーショ
ンを、共通モードの寄与として取り扱う。
ない場合（すなわち、比較すべき電流を、比較器の反転
入力端子および非反転入力端子に１：１と異なった比に
おいて供給する場合）、３つの基準メモリセルを、メモ
リセルＭＣのｍ個の書き込みレベルと異なった書き込み
レベルに書き込む必要はない。この場合、メモリセルＭ
Ｃと基準メモリセルとの間のプロセスパラメータにおけ
るまたはバイアスにおけるすべての可能なバリエーショ
ンを、共通モードの寄与として取り扱う。
【００３７】ＳＡＲ２の結合ネットワーク６を、図１１
に示す。実際的に、結合ネットワーク６は、補数データ
出力信号Ｑ２Ｎを受ける第１入力端子と、信号ＣＭＰＮ
およびＱ１を受ける第２ＮＡＮＤゲート８の出力信号を
受ける第２入力端子とを有する第１ＮＡＮＤゲート７を
具えるエンコーダから成る。ＮＡＮＤゲート７の出力信
号は、２ビット出力コードＯＵＴ０−ＯＵＴ１の最上位
ビットＯＵＴ１を形成する。エンコーダ６は、信号ＣＭ
ＰＮおよびＱ１Ｎを交互に受ける第４ＮＡＮＤゲート１
０の出力信号を受ける第１入力端子と、信号ＣＭＰおよ
びＱ１を交互に受ける第５ＮＡＮＤゲート１１の出力信
号を受ける第２入力端子とを有する第３ＮＡＮＤゲート
９をさらに具える。ＮＡＮＤゲート９の出力信号は、２
ビット出力コードの最下位ビットＯＵＴ０を形成する。
ＯＵＴ０およびＯＵＴ１は、図８に示す信号の組ＯＵＴ
を表す。図１２の真理値表から分かるように、結合ネッ
トワーク６は、以下の２つの論理関数を実行する。 ＯＵＴ１＝Ｑ２＋ＣＭＰＮ＊Ｑ１ ＯＵＴ０＝（Ｑ１＊ＣＭＰ）＋（Ｑ１Ｎ＊ＣＭＰＮ） これらの２つの論理関数は、例えば図１１の回路によっ
て実行されるが、他の回路でも可能である。
に示す。実際的に、結合ネットワーク６は、補数データ
出力信号Ｑ２Ｎを受ける第１入力端子と、信号ＣＭＰＮ
およびＱ１を受ける第２ＮＡＮＤゲート８の出力信号を
受ける第２入力端子とを有する第１ＮＡＮＤゲート７を
具えるエンコーダから成る。ＮＡＮＤゲート７の出力信
号は、２ビット出力コードＯＵＴ０−ＯＵＴ１の最上位
ビットＯＵＴ１を形成する。エンコーダ６は、信号ＣＭ
ＰＮおよびＱ１Ｎを交互に受ける第４ＮＡＮＤゲート１
０の出力信号を受ける第１入力端子と、信号ＣＭＰおよ
びＱ１を交互に受ける第５ＮＡＮＤゲート１１の出力信
号を受ける第２入力端子とを有する第３ＮＡＮＤゲート
９をさらに具える。ＮＡＮＤゲート９の出力信号は、２
ビット出力コードの最下位ビットＯＵＴ０を形成する。
ＯＵＴ０およびＯＵＴ１は、図８に示す信号の組ＯＵＴ
を表す。図１２の真理値表から分かるように、結合ネッ
トワーク６は、以下の２つの論理関数を実行する。 ＯＵＴ１＝Ｑ２＋ＣＭＰＮ＊Ｑ１ ＯＵＴ０＝（Ｑ１＊ＣＭＰ）＋（Ｑ１Ｎ＊ＣＭＰＮ） これらの２つの論理関数は、例えば図１１の回路によっ
て実行されるが、他の回路でも可能である。
【００３８】プリセット信号ＰＲを、回路の電力上昇時
に使用し、フリップフロップＦＦ０−ＦＦ２の開始状態
が、Ｑ０＝０、Ｑ１＝１およびＱ２＝０に対応するのを
確実にする。この状態は、スイッチＳＷ１が閉じている
のに対応し、すなわちＩＲ＝Ｉ１（ＩＣ０およびＩＣ３
の中間値）に対応する。
に使用し、フリップフロップＦＦ０−ＦＦ２の開始状態
が、Ｑ０＝０、Ｑ１＝１およびＱ２＝０に対応するのを
確実にする。この状態は、スイッチＳＷ１が閉じている
のに対応し、すなわちＩＲ＝Ｉ１（ＩＣ０およびＩＣ３
の中間値）に対応する。
【００３９】読み出し回路の動作を、図１２の真理値表
と、図１３の状態遷移図と、図１４の時間図の参照とと
もに記述する。図２から４に関連して上述したように、
２レベルメモリセルＭＣの読み出しを、２ステップにお
いて行う。第１ステップの開始時（図１４におけるｔ
０）において、Ｑ０＝Ｑ２＝０およびＱ１＝１であり、
ＳＷ０およびＳＷ２が開で、ＳＷ１が閉であるので、Ｉ
Ｒ＝Ｉ１である。クロック信号ＣＫの前縁において、比
較器１は、セル電流ＩＣを基準電流ＩＲ＝Ｉ１と比較す
る。ＩＣがＩＲより大きければ、ＣＭＰ＝０およびＣＭ
ＰＮ＝１であり、反対にＩＣがＩＲより小さければ、Ｃ
ＭＰ＝１およびＣＭＰＮ＝０である。クロック信号ＣＫ
の後縁において、Ｑ０−Ｑ２の論理状態が、ＣＭＰ＝０
の場合Ｑ０＝Ｑ１＝０およびＱ２＝１に変化し、ＣＭＰ
＝１の場合Ｑ０＝１およびＱ１＝Ｑ２＝０に変化する
（図１３および１４参照）。第１の場合において、ＳＷ
１は開になり、ＳＷ２は閉になり、その結果ＩＲ＝Ｉ０
になり、一方第２の場合において、ＳＷ１は開になり、
ＳＷ０は閉になり、その結果ＩＲ＝Ｉ２になる。クロッ
ク信号ＣＫの次の前縁において、ＩＣをＩＲの新たな値
と比較する。ＩＣがＩＲより大きければ、ＣＭＰ＝０で
あり、反対にＩＣがＩＲより小さければ、ＣＭＰ＝１お
よびである。ＣＭＰの論理状態Ｑ１およびＱ２に基づい
て、結合回路６は、メモリセルＭＣの書き込み状態を決
定することができる。有効な出力データＯＵＴ０および
ＯＵＴ１を、ｔ０＋（３／２）Ｔ（ここでＴは、クロッ
ク信号ＣＫの周期である）において、すなわち、第２ク
ロックパルスの終了前に利用できる。クロック信号ＣＫ
の次の後縁において、フリップフロップＦＦ０−ＦＦ２
は、自動的に状態Ｑ０＝Ｑ２＝０およびＱ２＝１にプリ
セットされ（自己プリセット）、回路は、新たな読み出
しを行う準備ができる。
と、図１３の状態遷移図と、図１４の時間図の参照とと
もに記述する。図２から４に関連して上述したように、
２レベルメモリセルＭＣの読み出しを、２ステップにお
いて行う。第１ステップの開始時（図１４におけるｔ
０）において、Ｑ０＝Ｑ２＝０およびＱ１＝１であり、
ＳＷ０およびＳＷ２が開で、ＳＷ１が閉であるので、Ｉ
Ｒ＝Ｉ１である。クロック信号ＣＫの前縁において、比
較器１は、セル電流ＩＣを基準電流ＩＲ＝Ｉ１と比較す
る。ＩＣがＩＲより大きければ、ＣＭＰ＝０およびＣＭ
ＰＮ＝１であり、反対にＩＣがＩＲより小さければ、Ｃ
ＭＰ＝１およびＣＭＰＮ＝０である。クロック信号ＣＫ
の後縁において、Ｑ０−Ｑ２の論理状態が、ＣＭＰ＝０
の場合Ｑ０＝Ｑ１＝０およびＱ２＝１に変化し、ＣＭＰ
＝１の場合Ｑ０＝１およびＱ１＝Ｑ２＝０に変化する
（図１３および１４参照）。第１の場合において、ＳＷ
１は開になり、ＳＷ２は閉になり、その結果ＩＲ＝Ｉ０
になり、一方第２の場合において、ＳＷ１は開になり、
ＳＷ０は閉になり、その結果ＩＲ＝Ｉ２になる。クロッ
ク信号ＣＫの次の前縁において、ＩＣをＩＲの新たな値
と比較する。ＩＣがＩＲより大きければ、ＣＭＰ＝０で
あり、反対にＩＣがＩＲより小さければ、ＣＭＰ＝１お
よびである。ＣＭＰの論理状態Ｑ１およびＱ２に基づい
て、結合回路６は、メモリセルＭＣの書き込み状態を決
定することができる。有効な出力データＯＵＴ０および
ＯＵＴ１を、ｔ０＋（３／２）Ｔ（ここでＴは、クロッ
ク信号ＣＫの周期である）において、すなわち、第２ク
ロックパルスの終了前に利用できる。クロック信号ＣＫ
の次の後縁において、フリップフロップＦＦ０−ＦＦ２
は、自動的に状態Ｑ０＝Ｑ２＝０およびＱ２＝１にプリ
セットされ（自己プリセット）、回路は、新たな読み出
しを行う準備ができる。
【００４０】ＳＡＲ２と特に結合ネットワーク６の個々
の設備とに対する個々の回路の解決法は、１と半クロッ
ク周期後に、クロック信号ＣＫの第２周期の最初の半分
においてすでに利用できる出力データＯＵＴ０およびＯ
ＵＴ１を形成することは、注目する価値がある（図１
４）。
の設備とに対する個々の回路の解決法は、１と半クロッ
ク周期後に、クロック信号ＣＫの第２周期の最初の半分
においてすでに利用できる出力データＯＵＴ０およびＯ
ＵＴ１を形成することは、注目する価値がある（図１
４）。
【００４１】図１５は、順次メモリに特に好適な順次近
似レジスタ２の実装を示す。結合回路６を、２つの他の
フリップフロップＦＦ３およびＦＦ４によって構成され
るシフトレジスタ２０に置き換えた。第１フリップフロ
ップＦＦ３は、信号ＣＭＰＮを受けるデータ入力端子Ｄ
３を有し、第２フリップフロップＦＦ４は、第１フリッ
プフロップＦＦ３の″真″データ出力信号Ｑ３を受ける
データ入力端子Ｄ４を有する。第２フリップフロップＦ
Ｆ４の″真″データ出力信号Ｑ４は、ＳＡＲ２の順次出
力信号ＯＵＴを形成する。フリップフロップＦＦ３およ
びＦＦ４は、クロック信号ＣＫも受ける。図１２の真理
値表から分かるように、信号ＣＭＰＮの順次の論理レベ
ルは、読み出すべきメモリセルＭＣに記憶された２ビッ
トワードを与える。読み出し方法の各々のステップにお
いて、読み出すべきメモリセルＭＣに記憶された情報の
２ビットの一方が、出力信号ＯＵＴにおいて利用できる
ようになる。図１５の回路も、図１１の結合回路６の出
力端子ＯＵＴ０およびＯＵＴ１と同様に読み出すべきメ
モリセルＭＣに記憶された２ビットコードを供給する２
つの並列出力端子ＯＵＴ０およびＯＵＴ１を有する。し
かしながらこの回路によって、メモリセルＭＣの書き込
み状態が、出力端子ＯＵＴ０およびＯＵＴ１において、
結合回路６の場合におけるようなクロック信号ＣＫの３
／２Ｔ後の代わりに、クロック信号ＣＫの２周期Ｔ後に
利用できるようになる。
似レジスタ２の実装を示す。結合回路６を、２つの他の
フリップフロップＦＦ３およびＦＦ４によって構成され
るシフトレジスタ２０に置き換えた。第１フリップフロ
ップＦＦ３は、信号ＣＭＰＮを受けるデータ入力端子Ｄ
３を有し、第２フリップフロップＦＦ４は、第１フリッ
プフロップＦＦ３の″真″データ出力信号Ｑ３を受ける
データ入力端子Ｄ４を有する。第２フリップフロップＦ
Ｆ４の″真″データ出力信号Ｑ４は、ＳＡＲ２の順次出
力信号ＯＵＴを形成する。フリップフロップＦＦ３およ
びＦＦ４は、クロック信号ＣＫも受ける。図１２の真理
値表から分かるように、信号ＣＭＰＮの順次の論理レベ
ルは、読み出すべきメモリセルＭＣに記憶された２ビッ
トワードを与える。読み出し方法の各々のステップにお
いて、読み出すべきメモリセルＭＣに記憶された情報の
２ビットの一方が、出力信号ＯＵＴにおいて利用できる
ようになる。図１５の回路も、図１１の結合回路６の出
力端子ＯＵＴ０およびＯＵＴ１と同様に読み出すべきメ
モリセルＭＣに記憶された２ビットコードを供給する２
つの並列出力端子ＯＵＴ０およびＯＵＴ１を有する。し
かしながらこの回路によって、メモリセルＭＣの書き込
み状態が、出力端子ＯＵＴ０およびＯＵＴ１において、
結合回路６の場合におけるようなクロック信号ＣＫの３
／２Ｔ後の代わりに、クロック信号ＣＫの２周期Ｔ後に
利用できるようになる。
【００４２】ＳＡＲ２の逐次ネットワーク１２の構造
は、基準電流発生器Ｇのアーキテクチャに厳密に依存す
ることを理解されたい。図１０に示し上述した電離発生
器Ｇにおいて、３つの別個の電流発生器Ｉ０−Ｉ２の１
つのみが同時に利用可能である。これは、基準電流値
が、同時にただ１つの電流発生器Ｉ０−Ｉ２の寄与によ
って決定されることを意味する。４レベルメモリセルの
場合をｍレベルメモリセルの場合に拡張すると、可変基
準電流発生器Ｇは、ｍ−１個の別個の電流発生器を具え
るべきであり、逐次ネットワーク１２は、各々がｍ−１
個の電流発生器の各々１つを制御するｍ−１個のフリッ
プフロップを具えるべきである。
は、基準電流発生器Ｇのアーキテクチャに厳密に依存す
ることを理解されたい。図１０に示し上述した電離発生
器Ｇにおいて、３つの別個の電流発生器Ｉ０−Ｉ２の１
つのみが同時に利用可能である。これは、基準電流値
が、同時にただ１つの電流発生器Ｉ０−Ｉ２の寄与によ
って決定されることを意味する。４レベルメモリセルの
場合をｍレベルメモリセルの場合に拡張すると、可変基
準電流発生器Ｇは、ｍ−１個の別個の電流発生器を具え
るべきであり、逐次ネットワーク１２は、各々がｍ−１
個の電流発生器の各々１つを制御するｍ−１個のフリッ
プフロップを具えるべきである。
【００４３】可変基準電流発生器Ｇの他の可能なアーキ
テクチャは、ｎ個の別個の電流発生器（４レベルメモリ
セルの場合２個、１６レベルメモリセルの場合４個）を
使用する。このようなｎ個の電流発生器は、重み付けさ
れる。すなわち、２つの電流発生器の一方は他方の２乗
であり、異なった基準電流値の各々１つは、異なった寄
与の和である。逐次ネットワークは、各々がｎ個の電流
発生器の各々１つを制御するｎ個のフリップフロップを
具える。しかしながらこのアーキテクチャの実際的な実
装には、いくつかの問題がある。各電流発生器が、予め
決められた状態に書き込まれた基準メモリセルによって
表されるならば、基準電流値は、基準メモリセルの書き
込みレベルにおける僅かなエラーの和であるエラーによ
って影響を受ける。第２に、メモリセルＭＣの枝と図８
の可変基準電流発生器Ｇの枝との電気経路における同等
性は、基準電流によって選択されなければならない個々
の値に依存して、後者の枝が並列に接続された種々の数
の基準メモリセルによって形成されるかもしれないた
め、失われる。最後に、読み出すべきメモリセルの書き
込み状態は、逐次ネットワークのフリップフロップの出
力端子において、クロック信号ＣＫのｎ周期後に利用可
能となるが、図９から１１に示すアーキテクチャによれ
ば、読み出すべきメモリセルＭＣの書き込み状態は、結
合ネットワーク６の出力端子ＯＵＴ０およびＯＵＴ１に
おいて、クロック信号ＣＫのｎ−１／２周期後に利用可
能となる。
テクチャは、ｎ個の別個の電流発生器（４レベルメモリ
セルの場合２個、１６レベルメモリセルの場合４個）を
使用する。このようなｎ個の電流発生器は、重み付けさ
れる。すなわち、２つの電流発生器の一方は他方の２乗
であり、異なった基準電流値の各々１つは、異なった寄
与の和である。逐次ネットワークは、各々がｎ個の電流
発生器の各々１つを制御するｎ個のフリップフロップを
具える。しかしながらこのアーキテクチャの実際的な実
装には、いくつかの問題がある。各電流発生器が、予め
決められた状態に書き込まれた基準メモリセルによって
表されるならば、基準電流値は、基準メモリセルの書き
込みレベルにおける僅かなエラーの和であるエラーによ
って影響を受ける。第２に、メモリセルＭＣの枝と図８
の可変基準電流発生器Ｇの枝との電気経路における同等
性は、基準電流によって選択されなければならない個々
の値に依存して、後者の枝が並列に接続された種々の数
の基準メモリセルによって形成されるかもしれないた
め、失われる。最後に、読み出すべきメモリセルの書き
込み状態は、逐次ネットワークのフリップフロップの出
力端子において、クロック信号ＣＫのｎ周期後に利用可
能となるが、図９から１１に示すアーキテクチャによれ
ば、読み出すべきメモリセルＭＣの書き込み状態は、結
合ネットワーク６の出力端子ＯＵＴ０およびＯＵＴ１に
おいて、クロック信号ＣＫのｎ−１／２周期後に利用可
能となる。
【図１】 読み出し状態における多レベル不揮発性メモ
リセルと、本発明の方法によるメモリセルの読み出しに
使用される基準電流発生器とを示す線図である。
リセルと、本発明の方法によるメモリセルの読み出しに
使用される基準電流発生器とを示す線図である。
【図２】 ４つの異なった書き込み状態において４レベ
ルメモリセルによって減少する電流の分布と、本発明の
方法によるメモリセルの読み出しに使用される基準電流
の分布とを示す線図である。
ルメモリセルによって減少する電流の分布と、本発明の
方法によるメモリセルの読み出しに使用される基準電流
の分布とを示す線図である。
【図３】 図４とともにメモリセルの２つの異なった書
き込み状態に対する、本発明の読み出し方法のステップ
を示す線図である。
き込み状態に対する、本発明の読み出し方法のステップ
を示す線図である。
【図４】 図３とともにメモリセルの２つの異なった書
き込み状態に対する、本発明の読み出し方法のステップ
を示す線図である。
き込み状態に対する、本発明の読み出し方法のステップ
を示す線図である。
【図５】 図２と同様だが１６レベルメモリセルの場合
を示す線図である。
を示す線図である。
【図６】 図７とともに図３および図４と同様だが１６
レベルメモリセルの場合を示す線図である。
レベルメモリセルの場合を示す線図である。
【図７】 図６とともに図３および図４と同様だが１６
レベルメモリセルの場合を示す線図である。
レベルメモリセルの場合を示す線図である。
【図８】 本発明による、多レベル不揮発性メモリセル
を読み出す回路を示す線図である。
を読み出す回路を示す線図である。
【図９】 好適には４レベルメモリセルを読み出すため
の、図８の回路の順次近似レジスタ（ＳＡＲ）の回路図
である。
の、図８の回路の順次近似レジスタ（ＳＡＲ）の回路図
である。
【図１０】 再び４レベルメモリセルの場合における、
図８の回路の可変基準電流発生器を示す線図である。
図８の回路の可変基準電流発生器を示す線図である。
【図１１】 図８の回路のエンコーダの回路図である。
【図１２】 図１０および１１のＳＡＲおよびエンコー
ダの真理値表である。
ダの真理値表である。
【図１３】 図９のＳＡＲの状態遷移図である。
【図１４】 図１０および１１の回路のいくつかの信号
の時間図である。
の時間図である。
【図１５】 図８のＳＡＲの他の実施例の回路図であ
る。
る。
１ 電流比較器 ２ 順次近似レジスタ ４、５ ＮＯＲゲート ６ 結合回路 ７、８、９、１０、１１ ＮＡＮＤゲート １２ 逐次ネットワーク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィセンツォ ダニエル イタリア国 ミラノ 20047 ブルゲリオ ヴィア ヴォルターノ 80 (72)発明者 ロベルト ガスタルディ イタリア国 ミラノ 20041 アグラーテ ブリアンツァ ヴィア ヴェルディ 38 (72)発明者 アレッサンドロ マンストレッタ イタリア国 パヴィア 27043 ブローニ ヴィア エセクゥイティ 31 (72)発明者 グイド トレーリ イタリア国 パヴィア 27016 エッセ アレッシオ コン ヴィアローネ ヴィア カドルナ ４
Claims (13)
- 【請求項１】 読み出すべきメモリセル（ＭＣ）を予め
決められた状態にバイアスして、前記メモリセル（Ｍ
Ｃ）が、各々がセルの書き込みレベルの１つに対応する
ｍの複数の異なったセル電流値（ＩＣ０−ＩＣ３；ＩＣ
０−ＩＣ１５）に依存する値を有するセル電流（ＩＣ）
を減少するようにする、ｍ＝２n （ｎ≧２）の複数の異
なった書き込みレベルのうちの１つの書き込みレベルを
取ることができる多レベル不揮発性メモリセルを読み出
す方法において、 ａ）前記セル電流（ＩＣ）を前記ｍの複数のセル電流値
（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）の最小値および
最大値間の値を有する基準電流（ＩＲ）と比較し、した
がって前記複数のセル電流値（ＩＣ０−ＩＣ３；ＩＣ０
−ＩＣ１５）を２つのセル電流値のサブ範囲に分割し、
前記セル電流（ＩＣ）が属するセル電流値のサブ範囲を
決定するステップと、 ｂ）前記セル電流（ＩＣ）が属する前記セル電流値のサ
ブ範囲が、読み出すべきメモリセル（ＭＣ）の電流（Ｉ
Ｃ）の値である１つのセル電流値のみを含むようになる
まで、前記ステップａ）を繰り返すステップとを、さら
に行うことを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、前記基
準電流ＩＲを、前記複数のセル電流値の最大値および最
小値の中間値にしたことを特徴とする方法。 - 【請求項３】 読み出すべきメモリセル（ＭＣ）を予め
決められた状態にバイアスして、前記メモリセル（Ｍ
Ｃ）が、各々がセルの書き込みレベルの１つに対応する
ｍの複数の異なったセル電流値（ＩＣ０−ＩＣ３；ＩＣ
０−ＩＣ１５）に依存する値を有するセル電流（ＩＣ）
を減少するようにするバイアス手段と、前記セル電流
（ＩＣ）を可変基準電流発生器（Ｇ）によって発生され
た基準電流（ＩＲ）と比較する電流比較器（１）とを具
える、ｍ＝２n （ｎ≧２）の複数の異なった書き込みレ
ベルのうちの１つの書き込みレベルを取ることができる
多レベル不揮発性メモリセルを読み出す回路において、
前記電流比較器（１）の出力信号（ＣＭＰ，ＣＭＰＮ）
を受け、前記可変基準電流発生器（Ｇ）を制御する順次
近似レジスタ（２）をさらに具え、前記順次近似レジス
タ（２）が、予め決められた初期状態から開始し、前記
基準電流発生器（Ｇ）に前記複数のセル電流値（ＩＣ０
−ＩＣ３；ＩＣ０−ＩＣ１５）の最小値（ＩＣ０）およ
び最大値（ＩＣ３；ＩＣ１５）の間の値を有する基準電
流を発生させる逐次ネットワーク（１２）を具え、前記
逐次ネットワーク（１２）は、順次の状態を通じて、前
の状態と前記電流比較器（１）の出力信号（ＣＭＰ，Ｃ
ＭＰＮ）とによって決定される各々１つの状態に進み、
前記逐次ネットワーク（１２）の各状態が、前記基準電
流発生器（Ｇ）に、前記セル電流が含まれる前記セル電
流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）のサブ範囲
の最小値および最大値間の値を有する個々の基準電流
（ＩＲ）を発生させることを特徴とする回路。 - 【請求項４】 請求項３に記載の回路において、前記可
変基準電流発生器（Ｇ）が、値が２乗して増加するｎ個
の別個の電流発生器を具え、前記逐次ネットワーク（１
２）の各々の状態が、前記ｎ個の別個の電流発生器の各
々の組の活性化を決定することを特徴とする回路。 - 【請求項５】 請求項３に記載の回路において、前記可
変基準電流発生器（Ｇ）が、ｍ−１個の複数の別個の電
流発生器（Ｉ０−Ｉ２）を具え、前記逐次ネットワーク
（１２）の各々の状態が、前記複数の電流発生器（Ｉ０
−Ｉ２）の各々１つの活性化を決定することを特徴とす
る回路。 - 【請求項６】 請求項５に記載の回路において、前記複
数の電流発生器（Ｉ０−Ｉ２）の各々が、予め決められ
た状態に書き込まれるとともに予め決められたバイアス
状態にバイアスされた基準メモリセルを具えることを特
徴とする回路。 - 【請求項７】 請求項５に記載の回路において、前記順
次近似レジスタ（２）が、前記逐次ネットワーク（１
２）の状態を表す信号（Ｑ１，Ｑ１Ｎ，Ｑ２，Ｑ２Ｎ）
と前記電流比較器（１）の出力信号（ＣＭＰ，ＣＭＰ
Ｎ）とを受け、読み出すべきメモリセル（ＭＣ）の書き
込みレベルを伝えるｎ個の出力ディジタル信号（ＯＵＴ
０，ＯＵＴ１）を供給する結合回路（６）をさらに具え
ることを特徴とする回路。 - 【請求項８】 請求項５に記載の回路において、前記順
次近似レジスタ（２）が、前記電流比較器（１）の出力
信号（ＣＭＰＮ）を受け、メモリセル（ＭＣ）に記憶さ
れた情報の１ビットに各々１つが対応する連続論理レベ
ルを取る順次出力端子（ＯＵＴ）を有するシフトレジス
タ（２０）をさらに具えることを特徴とする回路。 - 【請求項９】 請求項５に記載の回路において、前記逐
次ネットワーク（１２）が、メモリセル（ＭＣ）の読み
出しが終了した後に、前記初期状態に自動的にプリセッ
トすることを特徴とする回路。 - 【請求項１０】 請求項５から９のいずれかに記載した
４レベル不揮発性メモリセルを読み出す回路において、
前記逐次ネットワーク（１２）が、３つのフリップフロ
ップ（ＦＦ０−ＦＦ２）を具え、第１フリップフロップ
（ＦＦ０）が、第１電流発生器（Ｉ０）の活性化を制御
するデータ出力端子（Ｑ０）と、第２フリップフロップ
（ＦＦ１）の補数データ出力信号（Ｑ１Ｎ）および前記
電流比較器（１）の第１出力信号（ＣＭＰＮ）を受ける
第１ＮＯＲゲート（４）の出力端子に接続されたデータ
入力端子（Ｄ０）とを有し、前記第２フリップフロップ
（ＦＦ１）が、第２電流発生器（Ｉ１）の活性化を制御
するデータ出力端子（Ｑ１）と、前記第２フリップフロ
ップ（ＦＦ１）の補数データ出力信号（Ｑ１Ｎ）を受け
るデータ入力端子（Ｄ１）とを有し、第３フリップフロ
ップ（ＦＦ２）が、第３電流発生器（Ｉ２）の活性化を
制御するデータ出力端子（Ｑ２）と、前記第２フリップ
フロップ（ＦＦ１）の補数データ出力信号（Ｑ１Ｎ）お
よび前記第１出力信号（ＣＭＰＮ）の論理的補数である
前記電流比較器（１）の第２出力信号（ＣＭＰ）を受け
る第２ＮＯＲゲート（５）の出力端子に接続されたデー
タ入力端子（Ｄ２）とを有することを特徴とする回路。 - 【請求項１１】 請求項１０に記載の回路において、前
記３つのフリップフロップ（ＦＦ０−ＦＦ２）が、前記
回路の電力上昇時に活性化されたプリセット信号（Ｐ
Ｒ）を受け、前記逐次ネットワーク（１２）を前記初期
状態にプリセットすることを特徴とする回路。 - 【請求項１２】 請求項１１に記載の回路において、前
記結合回路（６）が、前記第３フリップフロップ（ＦＦ
２）のデータ出力信号（Ｑ２）と前記電流比較器（１）
の第１出力信号（ＣＭＰＮ）および前記第２フリップフ
ロップ（ＦＦ１）のデータ出力信号（Ｑ１）の論理積と
の論理和を受ける第１出力信号を供給し、前記電流比較
器（１）の第２出力信号（ＣＭＰ）および前記第２フリ
ップフロップ（ＦＦ１）のデータ出力信号（Ｑ１）の論
理積である第１項と、前記第２フリップフロップ（ＦＦ
１）の補数データ出力信号（Ｑ１Ｎ）および前記電流比
較器（１）の第１出力信号（ＣＭＰＮ）の論理積である
第２項との論理和である第２出力信号（ＯＵＴ０）を供
給することを特徴とする回路。 - 【請求項１３】 請求項１１に記載の回路において、前
記シフトレジスタ（２０）が、前記電流比較器（１）の
第１出力信号（ＣＭＰＮ）を受ける第４フリップフロッ
プ（ＦＦ３）と、前記第４フリップフロップ（ＦＦ３）
のデータ出力信号（Ｑ３）を受ける第５フリップフロッ
プ（ＦＦ４）とを具え、前記第５フリップフロップ（Ｆ
Ｆ４）のデータ出力信号（Ｑ４）が、前記シフトレジス
タ（２０）の順次出力信号（ＯＵＴ）を形成することを
特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830023:8 | 1995-01-27 | ||
| EP95830023A EP0724266B1 (en) | 1995-01-27 | 1995-01-27 | Successive approximation method for sensing multiple-level non-volatile memory cells and sensing circuit using such method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297984A true JPH08297984A (ja) | 1996-11-12 |
Family
ID=8221847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310496A Pending JPH08297984A (ja) | 1995-01-27 | 1996-01-29 | 多レベル不揮発性メモリセル読み出し方法および回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5701265A (ja) |
| EP (1) | EP0724266B1 (ja) |
| JP (1) | JPH08297984A (ja) |
| DE (1) | DE69524558T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
| JP2022523075A (ja) * | 2019-01-29 | 2022-04-21 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 深層学習人工ニューラルネットワークのアナログニューラルメモリにおいて不揮発性メモリセルのプログラミング動作中に格納された値を検証するためのアルゴリズム及び回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100192476B1 (ko) * | 1996-06-26 | 1999-06-15 | 구본준 | 다중 비트 메모리 셀의 데이타 센싱장치 및 방법 |
| JP3299910B2 (ja) * | 1996-12-25 | 2002-07-08 | シャープ株式会社 | 半導体記憶装置およびその読み出し方法 |
| DE69820032D1 (de) * | 1998-05-27 | 2004-01-08 | St Microelectronics Srl | Nichtflüchtiger Speicher mit grosser Kapazität |
| US5999454A (en) * | 1998-08-19 | 1999-12-07 | Lucent Technologies, Inc. | Sense amplifier for flash memory |
| IT1312471B1 (it) * | 1999-05-11 | 2002-04-17 | St Microelectronics Srl | Metodo di verifica in scrittura del valore di soglia nelle memorie non volatili |
| IT1308857B1 (it) * | 1999-10-29 | 2002-01-11 | St Microelectronics Srl | Metodo e circuito di lettura per una memoria non volatile. |
| US6525966B1 (en) * | 2000-12-06 | 2003-02-25 | Advanced Micro Devices, Inc. | Method and apparatus for adjusting on-chip current reference for EEPROM sensing |
| US20030214867A1 (en) * | 2002-05-17 | 2003-11-20 | Matthew Goldman | Serially sensing the output of multilevel cell arrays |
| US6912150B2 (en) * | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
| DE102004055464B4 (de) * | 2004-11-17 | 2012-07-12 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Bereitstellen von Referenzströmen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254896A (ja) * | 1985-09-02 | 1987-03-10 | Seiko Epson Corp | 多値レベル読取り専用メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342100A (ja) * | 1986-08-08 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US5241494A (en) * | 1990-09-26 | 1993-08-31 | Information Storage Devices | Integrated circuit system for analog signal recording and playback |
| US5539695A (en) * | 1995-01-23 | 1996-07-23 | Solidas Corporation | Fast access multi-bit random access memory |
-
1995
- 1995-01-27 DE DE69524558T patent/DE69524558T2/de not_active Expired - Fee Related
- 1995-01-27 EP EP95830023A patent/EP0724266B1/en not_active Expired - Lifetime
-
1996
- 1996-01-29 US US08/593,650 patent/US5701265A/en not_active Expired - Lifetime
- 1996-01-29 JP JP1310496A patent/JPH08297984A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254896A (ja) * | 1985-09-02 | 1987-03-10 | Seiko Epson Corp | 多値レベル読取り専用メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339692A (ja) * | 1995-03-23 | 1996-12-24 | Sgs Thomson Microelectron Srl | 多水準持久記憶素子の直列二値感知用感知回路 |
| JP2022523075A (ja) * | 2019-01-29 | 2022-04-21 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 深層学習人工ニューラルネットワークのアナログニューラルメモリにおいて不揮発性メモリセルのプログラミング動作中に格納された値を検証するためのアルゴリズム及び回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0724266B1 (en) | 2001-12-12 |
| EP0724266A1 (en) | 1996-07-31 |
| DE69524558D1 (de) | 2002-01-24 |
| US5701265A (en) | 1997-12-23 |
| DE69524558T2 (de) | 2002-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5729490A (en) | Parallel-dichotomic serial sensing method for sensing multiple-level non-volatile memory cells, and sensing circuit for actuating such method | |
| KR100518494B1 (ko) | 비휘발성 반도체 메모리 장치 | |
| US5673221A (en) | Circuit and method for reading a memory cell that can store multiple bits of data | |
| US5905673A (en) | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell | |
| KR100343918B1 (ko) | 불휘발성 반도체 기억 장치의 사용 방법 | |
| US6118692A (en) | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell | |
| US6646913B2 (en) | Method for storing and reading data in a multilevel nonvolatile memory | |
| US8570814B2 (en) | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell | |
| US5781472A (en) | Bit map addressing schemes for flash/memory | |
| JP2004519804A (ja) | 改善されたプログラミングを備えた不揮発性メモリ及び該プログラミングのための方法 | |
| JPH08297984A (ja) | 多レベル不揮発性メモリセル読み出し方法および回路 | |
| US6154390A (en) | Sensing apparatus and method for fetching multi-level cell data | |
| JP2000251484A (ja) | 不揮発性半導体記憶装置 | |
| KR100192476B1 (ko) | 다중 비트 메모리 셀의 데이타 센싱장치 및 방법 | |
| JP4023953B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH10199269A (ja) | 多重ビットメモリセルのデータのセンシング装置及び方法 | |
| Calligaro et al. | A new serial sensing approach for multistorage non-volatile memories | |
| KR19980086916A (ko) | 강유전체 기억 장치 | |
| EP1249841B1 (en) | Reading circuit and method for a multilevel non volatile memory | |
| JP4130784B2 (ja) | 多値メモリ回路 | |
| KR100566160B1 (ko) | 반도체기억장치,그사용방법및그판독방법과,사용방법및판독방법이기억된기억매체 | |
| Calligaro et al. | Comparative analysis of sensing schemes for multilevel non-volatile memories | |
| Calligaro et al. | Dichotomic current-mode serial sensing methodology for multistorage non-volatile memories |